KR20210014365A - 컨트롤러 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로 읽기 전용 메모리에 저장된 코드들 중 오류가 있는 코드를 검출하기 위한 메모리 컨트롤러는, 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 장치가 동작을 수행하는데 사용되는 코드들이 저장된 읽기 전용 메모리, 상기 읽기 전용 메모리에 저장된 코드들 중 중단 코드의 어드레스 설정하는 디버그 제어부, 상기 읽기 전용 메모리에 저장된 코드들을 실행하는 코드 실행부, 상기 디버그 제어부 및 상기 코드 실행부 중 적어도 하나의 초기화 동작을 제어하는 초기화 제어부 및 상기 중단 코드의 어드레스 설정을 요청하는 중단 코드 설정 요청을 수신하여 상기 디버그 제어부에 제공하는 인터페이싱부를 포함한다.

Description

컨트롤러 및 그 동작 방법{CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 읽기 전용 메모리에 저장된 코드들 중 오류가 있는 코드를 검출할 수 있는 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 컨트롤러는, 동작을 수행하는데 사용되는 코드들이 저장된 코드 메모리, 상기 동작을 수행하기 위해, 상기 코드 메모리에 저장된 코드들을 실행하는 코드 실행부, 상기 코드 실행부가 상기 동작을 수행하는데 사용되는 코드들을 실행하는 것을 정지시키는 중단 코드의 주소를 설정하는 디버그 제어부, 상기 디버그 제어부 및 상기 코드 실행부 중 적어도 하나의 초기화 동작을 제어하는 초기화 제어부 및 상기 중단 코드의 주소를 설정하는 동작에 대응하는 중단 코드 설정 요청을 수신하고 상기 디버그 제어부에 제공하는 인터페이싱부를 포함할 수 있다.
본 발명의 실시 예에 따른 컨트롤러의 동작 방법은, 장치를 제어하는 컨트롤러의 동작 방법에 있어서, 코드 메모리에 저장된 동작을 수행하는데 사용되는 코드들 중 중단 코드의 주소를 설정하는 디버그 제어부의 초기화 동작을 수행하는 단계, 상기 중단 코드의 주소를 설정하는 단계 및 상기 코드 메모리에 저장된 코드들을 실행하는 코드 실행부의 초기화 동작을 수행하는 단계를 포함할 수 있다.
본 기술에 따르면, 읽기 전용 메모리에 저장된 코드들 중 오류가 있는 코드를 검출하기 위한 컨트롤러 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 컨트롤러의 실시 예를 설명하기 위한 블록도이다.
도 3은 도 2의 프로세서부에 포함된 디버그 제어부의 초기화 동작을 설명하기 위한 도면이다.
도 4는 도 3의 디버그 제어부의 초기화 동작을 제어하는 초기화 비트를 설정하는 방법을 설명하기 위한 도면이다.
도 5는 도 3의 디버그 제어부가 중단 코드를 설정하는 방법을 설명하기 위한 도면이다.
도 6은 도 2의 읽기 전용 메모리에 저장된 코드들 및 각 코드들의 코드 어드레스를 설명하기 위한 도면이다.
도 7은 도 3의 코드 실행부의 초기화 동작 및 중단 코드 설정 이후 코드 실행부의 코드 실행을 설명하기 위한 도면이다.
도 8은 도 3의 코드 실행부의 초기화 동작을 제어하는 초기화 비트를 설정하는 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(mulTIMEdia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
메모리 컨트롤러(200)는 초기화 제어부(210)를 포함할 수 있다. 메모리 컨트롤러(200)에 전원이 인가되기 전, 외부 핀에 인가되는 신호에 의해 메모리 컨트롤러(200)의 동작 모드가 디버그 모드로 설정되고, 이 후 메모리 컨트롤러(200)에 전원이 인가되면, 외부 장치가 인터페이싱부(220)를 통해 초기화 제어부(210)로 연결되기 위한 연결 비트가 설정될 수 있다. 외부 장치가 인터페이싱부(220)를 통해 초기화 제어부(210)로 연결되기 위한 연결 비트가 설정되면, 외부 장치는 초기화 제어부(210)를 설정하여 초기화 동작을 개시할 수 있다.
초기화 제어부(210)가 초기화 동작을 개시한 이후, 초기화 제어부(210)는 메모리 컨트롤러(200)에 포함된 다른 구성요소들의 초기화를 제어할 수 있다. 즉, 메모리 컨트롤러(200)의 구성요소들 중 초기화 제어부(210)가 가장 먼저 초기화 동작을 수행할 수 있다. 초기화 제어부(210)가 초기화 동작을 개시할 때, 프로세서부(230) 및 UART(Universal Asynchronous Receiver/Transmitter), TIMER 등 메모리 컨트롤러(200)에 포함된 다른 구성요소들은 초기화 동작을 보류할 수 있다.
초기화 제어부(210)가 초기화 동작을 개시한 이후, 초기화 제어부(210)는 메모리 컨트롤러(200)에 포함된 구성요소들 중 적어도 하나의 초기화를 제어할 수 있다. 초기화 제어부(210)는 메모리 컨트롤러(200)에 포함된 구성요소들을 동시에 또는 순차적으로 초기화 할 수 있다.
메모리 컨트롤러(200)는 인터페이싱부(220)를 포함할 수 있다. 인터페이싱부(220)는 메모리 컨트롤러(200)와 외부 장치를 연결할 수 있다. 또, 인터페이싱부(220)는 메모리 컨트롤러(200)의 구성요소들을 연결할 수 있다. 인터페이싱부(220)에 외부 장치가 연결되면, 인터페이싱부(220)는 메모리 컨트롤러(200)의 구성요소들을 초기화 하기 위한 초기화 비트의 설정을 지시할 수 있다.
구체적으로, 인터페이싱부(220)는 초기화 제어부(210)의 초기화 비트를 설정하기 위한 초기화 비트 설정 요청(IBITSET_REQ)을 초기화 제어부(210)에 제공할 수 있다. 초기화 제어부(210)는 초기화 비트 설정 요청(IBITSET_REQ)을 기초로 초기화 비트를 설정할 수 있다. 초기화 제어부(210)는 초기화 비트를 기초로 메모리 컨트롤러(200)의 구성요소들의 초기화 동작의 개시를 제어할 수 있다. 즉, 초기화 비트는 메모리 컨트롤러(200)의 구성요소인 프로세서부(230) 및 다른 구성요소들마다 개별적으로 설정될 수 있다. 나아가 본 발명에서, 초기화 제어부(210)는 프로세서부(230)에 포함된 디버그 제어부 및 코드 실행부에 대응하는 초기화 비트를 개별적으로 설정할 수 있다.
메모리 컨트롤러(200)는 프로세서부(230)를 포함할 수 있다. 메모리 컨트롤러(200)의 전원이 온 된 후, 프로세서부(230)는 읽기 전용 메모리(240)에 저장된 코드들을 수행할 수 있다. 읽기 전용 메모리(240)는 동작을 수행하는데 사용되는 코드들이 저장된 코드 메모리일 수 있다.
구체적으로, 프로세서부(230)는 디버그 제어부 및 코드 실행부를 포함할 수 있다. 프로세서부(230)는 펌웨어를 구동할 수 있으며, 디버그 제어부 및 코드 실행부는 프로세서부(230)에 의해 구동되는 펌웨어로서 구현될 수 있다.
디버그 제어부는 읽기 전용 메모리(240, ROM, Read Only Memory)에 저장된 코드들 중 코드 실행을 중단하기 위한 중단 코드의 어드레스를 설정할 수 있다. 이에 따라, 읽기 전용 메모리(240)에 저장된 코드들 중 중단 코드의 어드레스에 대응하는 코드가 중단 코드로 설정된다. 결과적으로, 디버그 제어부는 중단 코드의 어드레스를 설정하여, 읽기 전용 메모리(240)에 저장된 코드들 중 어느 하나를 중단 코드로 설정할 수 있다.
코드 실행부는 읽기 전용 메모리(240)에 저장된 코드들을 실행할 수 있다. 구체적으로, 코드 실행부는 읽기 전용 메모리(240)에 저장된 코드들 중 시작 코드부터 순차적으로 실행할 수 있다. 디버그 제어부에 중단 코드가 설정되어 있지 않은 경우, 코드 실행부는 읽기 전용 메모리(240)에 저장된 마지막 코드까지 실행할 수 있다. 그러나, 디버그 제어부에 중단 코드가 설정되어 있는 경우, 코드 실행부가 중단 코드를 수신하면, 코드 실행부는 코드의 실행을 중단할 수 있다.
메모리 컨트롤러(200)는 읽기 전용 메모리(240)를 포함할 수 있다. 읽기 전용 메모리(240)는 메모리 컨트롤러(200)의 전원이 온 된 후, 메모리 장치(100)가 동작을 수행하기 위해 수행되어야 하는 코드들을 포함할 수 있다. 즉, 백그라운드 동작을 수행하기 위한 코드들이 읽기 전용 메모리(240)에 저장될 수 있다. 읽기 전용 메모리(240)에 저장된 코드들의 일부 또는 전부가 수행되면, 메모리 장치(100)는 동작을 수행할 수 있다.
본 발명에서, 동작을 수행하는데 사용하는 코드들이 읽기 전용 메모리(240)에 저장되는 것으로 기재되었으나, 동작을 수행하는데 사용하는 코드들은 읽기 전용 메모리(240) 외에 다양한 메모리에 저장될 수 있다.
읽기 전용 메모리(240)에 저장된 코드들은 메모리 컨트롤러(200)에 전원이 인가되면 코드 실행부에 전송되어 실행될 수 있는 상태가 될 수 있다. 그러나, 프로세서부(230)가 코드를 실행할 준비가 완료되기 전까지, 읽기 전용 메모리(240)에 저장된 코드들은 프로세서부(230)에 제공되지 않을 수 있다.
읽기 전용 메모리(240)에 저장된 코드들은 전원이 온 될 때 수행되어야 하므로, 읽기 전용 메모리(240)에 저장된 코드들은 전원이 오프되더라도 소멸되지 않는다. 즉, 읽기 전용 메모리(240)는 비휘발성 메모리로 구성될 수 있다.
메모리 컨트롤러(200)는 임의 접근 메모리(250)를 포함할 수 있다. 임의 접근 메모리(250)는 메모리 장치(100)에 저장된 코드들을 수신하여 저장할 수 있다. 임의 접근 메모리(250)는 휘발성 메모리로 구성되기 때문에, 전원이 오프되면, 임의 접근 메모리(250)에 저장된 코드들은 소멸될 수 있다. 따라서, 전원이 온 된 이후, 메모리 컨트롤러(200)가 코드들을 수행하기 위해 메모리 장치(100)에 저장된 코드들이 임의 접근 메모리(250)에 저장될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치(100)는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 맵핑 정보를 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러의 실시 예를 설명하기 위한 블록도이다.
도 2를 참조하면, 도 2의 메모리 컨트롤러(200)는 초기화 제어부(210), 인터페이싱부(220), 프로세서부(230), 읽기 전용 메모리(240, ROM, Read Only Memory) 및 임의 접근 메모리(250, RAM, Random Access Memory)를 포함할 수 있다. 인터페이싱부(220)를 제외한 메모리 컨트롤러(200)의 구성요소들은 각각 버스(260) 및 인터페이싱부(220)를 통해 다른 구성요소와 연결될 수 있다. 또, 인터페이싱부(220)를 제외한 메모리 컨트롤러(200)의 구성요소들은 각각 버스(260) 및 인터페이싱부(220)를 통해 외부 장치와 연결될 수 있다.
실시 예에서, 초기화 제어부(210)는 초기화 동작을 제어할 수 있다. 초기화 제어부(210)는 프로세서부(230)에 포함된 디버그 제어부 및 코드 실행부 중 적어도 하나의 초기화 동작을 제어할 수 있다. 메모리 컨트롤러(200)의 구성 중 어느 하나의 초기화 동작은, 전원이 오프 된 후 다시 전원이 온될 때, 동작을 수행할 수 없는 상태에서 동작을 수행할 수 있는 상태로 변경되는 동작일 수 있다.
구체적으로, 메모리 컨트롤러(200)의 전원이 오프 된 후 다시 온되면, 가장 먼저 초기화 제어부(210)가 초기화 동작을 수행할 수 있다. 즉, 전원이 오프 된 후 다시 온되면, 초기화 제어부(210)의 상태는 가장 먼저 동작을 수행할 수 있는 상태로 될 수 있다. 즉, 메모리 컨트롤러(200)의 구성 중 초기화 제어부(210)가 가장 먼저 동작을 수행할 수 있다.
초기화 제어부(210)가 초기화 동작을 수행한 후, 초기화 제어부(210)는 프로세서부(230)에 포함된 디버그 제어부 및 코드 실행부 중 적어도 하나의 초기화 동작을 제어할 수 있다. 즉, 초기화 제어부(210)는 프로세서부(230)에 포함된 디버그 제어부 및 코드 실행부 중 적어도 하나가 동작을 수행하도록 제어할 수 있다. 초기화 제어부(210)는 버스(260)를 통해 프로세서부(230)에 포함된 디버그 제어부 및 코드 실행부 중 적어도 하나가 동작을 수행하도록 제어할 수 있다.
실시 예에서, 인터페이싱부(220)는 외부 장치 및 메모리 컨트롤러(200)를 연결할 수 있다. 또, 인터페이싱부(220)는 메모리 컨트롤러(200)의 구성요소들을 서로 연결할 수 있다.
구체적으로, 인터페이싱부(220)는 외부 장치와 연결될 수 있다. 따라서, 외부 장치가 인터페이싱부(220)에 연결되면, 외부 장치로부터 수신되는 요청 및 데이터는 인터페이싱부(220)를 통해 메모리 컨트롤러(200)의 구성요소들에 제공될 수 있다. 즉,
실시 예에서, 인터페이싱부(220)는 외부 장치로부터 요청 및 데이터를 수신하고, 인터페이싱부(220)는 수신된 요청 및 데이터를 프로세서부(230) 또는 초기화 제어부(210)에 제공할 수 있다. 다만 본 발명에서 잘못된 코드를 검출하기 위해, 인터페이싱부(220)는 외부 장치로부터 수신된 요청 및 데이터를 버스(260)를 통해 프로세서부(230), 초기화 제어부(210) 또는 임의 접근 메모리(250)에 제공할 수 있다.
결과적으로, 인터페이싱부(220)는 메모리 컨트롤러(200)의 구성요소들을 연결할 수 있다. 즉, 메모리 컨트롤러(200)의 구성요소들은 버스(260)를 통해 서로 연결되거나, 인터페이싱부(220)를 통해 서로 연결될 수 있다.
실시 예에서, 프로세서부(230)는 읽기 전용 메모리(240)에 저장된 코드들을 실행할 수 있다. 구체적으로, 프로세서부(230)는 읽기 전용 메모리(240)에 저장된 코드들 중 시작 코드부터 마지막 코드까지 실행할 수 있다. 프로세서부(230)는 읽기 전용 메모리(240)에 저장된 코드들을 순차적으로 실행할 수 있다.
본 발명에서, 동작을 수행하는데 사용하는 코드들이 읽기 전용 메모리(240)에 저장되는 것으로 기재되었으나, 동작을 수행하는데 사용하는 코드들은 읽기 전용 메모리(240) 외에 다양한 메모리에 저장될 수 있다.
초기화 제어부(210)가 초기화 동작을 수행한 후, 초기화 제어부(210)는 프로세서부(230)의 초기화 동작을 제어할 수 있다. 즉, 초기화 제어부(210)가 초기화 동작을 수행한 후, 초기화 제어부(210)는 프로세서부(230)의 상태를 동작을 수행할 수 있는 상태로 변경할 수 있다. 프로세서부(230)가 초기화 동작을 수행한 후, 프로세서부(230)는 읽기 전용 메모리(240)에 저장된 코드들 중 중단 코드의 어드레스를 설정할 수 있다. 즉, 중단 코드의 어드레스에 대응하는 코드가 중단 코드로 설정될 수 있다. 중단 코드는 프로세서부(230)가 코드 실행을 중단하도록 하는 코드일 수 있다.
프로세서부(230)가 중단 코드의 어드레스를 설정한 후, 읽기 전용 메모리(240)로부터 수신된 코드의 어드레스 및 중단 코드의 어드레스와 일치하면, 프로세서부(230)는 코드의 실행을 중단할 수 있다. 즉, 프로세서부(230)는 중단 코드의 어드레스에 대응하는 중단 코드를 실행하지 않을 수 있다. 프로세서부(230)가 중단 코드의 어드레스를 설정하지 않은 경우, 프로세서부(230)는 코드의 실행을 중단하지 않고 마지막 코드까지 순차적으로 실행할 수 있다.
실시 예에서, 읽기 전용 메모리(240)는 메모리 장치(100)가 동작을 수행하기 위한 코드들이 저장될 수 있다. 전원이 온되면, 읽기 전용 메모리(240)에 저장된 코드들이 수행될 수 있다. 읽기 전용 메모리(240)에 저장된 코드들이 수행되면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 동작을 수행할 수 있다. 즉, 백그라운드 동작 시, 읽기 전용 메모리(240)에 저장된 코드들이 수행될 수 있다.
구체적으로, 읽기 전용 메모리(240)에 저장된 코드들은 메모리 컨트롤러(200)에 전원이 인가되면 코드 실행부에 전송되어 실행될 수 있는 상태가 될 수 있다. 그러나, 프로세서부(230)에 포함된 디버그 제어부 및 코드 실행부가 모두 초기화 동작을 수행하기 전까지, 읽기 전용 메모리(240)에 저장된 코드들은 프로세서부(230)에 제공되지 않을 수 있다. 즉, 프로세서부(230)가 코드를 실행할 준비가 완료되기 전까지, 읽기 전용 메모리(240)에 저장된 코드들은 프로세서부(230)에 제공되지 않을 수 있다.
다른 실시 예에서, 메모리 컨트롤러(200) 및 메모리 장치(100)가 동작을 수행한 이후에도, 읽기 전용 메모리(240)에 저장된 코드들이 수행될 수 있다.
읽기 전용 메모리(240)에 저장된 코드들은 전원이 온될 때 마다 수행되어야 하므로, 읽기 전용 메모리(240)에 저장된 코드들은 전원이 오프되어도 소멸되지 않아야 한다. 따라서, 읽기 전용 메모리(240)는 비휘발성 메모리로 구성될 수 있다. 읽기 전용 메모리(240)에 코드들이 저장되고, 이후 읽기 전용 메모리(240)에 저장된 코드들은 변경될 수 없다. 따라서, 읽기 전용 메모리(240)에 저장된 코드들은 읽기만 가능하다.
실시 예에서, 중단 코드가 설정된 경우, 읽기 전용 메모리(240)에 저장된 코드들은 중단 코드 전까지 수행될 수 있다.
실시 예에서, 임의 접근 메모리(250)는 코드들을 저장할 수 있다. 임의 접근 메모리(250)는 휘발성 메모리로 구성될 수 있다. 즉, 전원이 오프되면, 임의 접근 메모리(250)에 저장된 코드들은 소멸될 수 있다.
구체적으로, 임의 접근 메모리(250)는 읽고 쓰기가 가능하다. 따라서, 임의 접근 메모리(250)는 메모리 장치(100)에 저장된 데이터를 수신하여 저장할 수 있다. 즉, 메모리 컨트롤러(200)는 메모리 장치(100)에 저장된 코드들을 수신하여 임의 접근 메모리(250)에 저장하고, 임의 접근 메모리(250)에 저장된 코드들을 실행할 수 있다.
실시 예에서, 임의 접근 메모리(250)는 읽기 전용 메모리(240)에 저장되지 않은 코드들을 수신할 수 있다. 즉, 프로세서부(230)가 수행해야 되는 코드들 중 읽기 전용 메모리(240)에 저장되지 않은 코드를 메모리 장치(100)로부터 수신할 수 있다.
임의 접근 메모리(250)는 프로세서부(230)가 초기화 동작을 수행하기 전까지, 초기화 동작을 보류할 수 있다. 즉, 프로세서부(230)가 코드를 실행할 준비가 완료되기 전까지, 임의 접근 메모리(250)는 메모리 장치(100)로부터 데이터를 수신하지 않을 수 있다. 프로세서부(230)가 코드를 실행할 준비가 완료되면, 임의 접근 메모리(250)는 메모리 장치(100)로부터 데이터를 수신할 수 있다.
도 3은 도 2의 프로세서부에 포함된 디버그 제어부의 초기화 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 도 3의 메모리 컨트롤러(200)는 초기화 제어부(210), 인터페이싱부(220) 및 프로세서부(230)를 포함할 수 있다. 프로세서부(230)는 디버그 제어부(231) 및 코드 실행부(233)를 포함할 수 있다. 도 3에서, 도 2의 메모리 컨트롤러(200)의 구성 중 읽기 전용 메모리(도 2의 240, ROM, Read Only Memory) 및 임의 접근 메모리(도 2의 250, RAM, Random Access Memory)는 생략된 것으로 가정한다.
실시 예에서, 프로세서부(230)가 읽기 전용 메모리(도 2의 240)에 저장된 코드들 중 잘못된 코드를 실행하면, 메모리 컨트롤러(200) 및 메모리 장치(도 1의 100)의 동작은 중단될 수 있다. 메모리 컨트롤러(200)의 동작이 중단되면, 메모리 컨트롤러(200)의 구성들이 연결되는 버스(260)가 차단될 수 있다.
이 경우, 잘못된 코드를 검출하기 위한 동작이 수행될 수 있다. 잘못된 코드를 검출하기 위해, 인터페이싱부(220)에 외부 장치가 연결될 수 있다. 외부 장치는 디버거를 포함할 수 있다.
잘못된 코드가 실행되어 메모리 컨트롤러(200) 및 메모리 장치(도 1의 100)의 동작이 중단되면, 전원이 오프된 후 메모리 컨트롤러(200)는 디버그 모드로 설정될 수 있다. 디버그 모드는 메모리 컨트롤러(200) 및 메모리 장치(도 1의 100)를 포함하는 저장 장치(도 1의 50)의 외부 핀에 의해 설정될 수 있다. 즉, 저장 장치(도 1의 50)에 연결된 외부 핀에 인가되는 하이 신호 및 로우 신호의 조합에 따라, 메모리 컨트롤러(200)의 동작 모드는 디버그 모드로 설정될 수 있다.
메모리 컨트롤러(200)가 디버그 모드로 설정된 후 다시 전원이 온될 수 있다. 다시 전원이 온되고, 인터페이싱부(220)에 외부 장치가 연결되면, 잘못된 코드를 검출하기 위한 동작이 수행될 수 있다.
그러나, 인터페이싱부(220)에 외부 장치가 연결되기 전, 메모리 컨트롤러(200) 및 메모리 장치(도 1의 100)의 동작이 중단되면, 외부 장치가 인터페이싱부(220)에 연결될 수 없다. 외부 장치가 인터페이싱부(220)에 연결되지 않으면, 잘못된 코드는 검출될 수 없다. 따라서, 외부 장치가 인터페이싱부(220)에 연결될 수 없는 경우, 외부 장치가 인터페이싱부(220)에 연결되기 위한 동작이 수행될 수 있다.
도 3 내지 도 7은 외부 장치를 인터페이싱부(220)에 연결하기 위한 동작을 도시한다.
도 3에서, 메모리 컨트롤러(200)는 디버그 모드로 설정될 수 있다. 디버그 모드는 외부 장치를 인터페이싱부(220)에 연결하여 잘못된 코드를 검출하기 위한 메모리 컨트롤러(200)의 동작 모드일 수 있다. 메모리 컨트롤러(200)가 디버그 모드로 설정되면, 메모리 컨트롤러(200)는 읽기 전용 메모리(도 2의 240)에 저장된 잘못된 코드를 검출하기 위한 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)에 전원이 인가되기 전, 메모리 컨트롤러(200)의 동작 모드는 디버그 모드로 설정될 수 있다. 디버그 모드는 메모리 컨트롤러(200) 및 메모리 장치(도 1의 100)를 포함하는 저장 장치(도 1의 50)에 연결된 외부 핀에 의해 설정될 수 있다.
디버그 모드는 메모리 컨트롤러(200)에 전원이 인가되기 전에 설정될 수 있다. 메모리 컨트롤러(200)가 디버그 모드로 설정되면, 메모리 컨트롤러(200)에 전원이 인가되더라도 메모리 컨트롤러(200)의 구성요소들은 초기화 동작을 보류할 수 있다. 이 때, 메모리 컨트롤러(200)의 구성요소들이 초기화 동작을 보류하도록, 초기화 제어부(210)에 포함된 초기화 비트가 설정될 수 있다. 즉, 전원이 인가된 직 후, 메모리 컨트롤러(200)의 구성요소들은 초기화 동작을 수행하지 않을 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 디버그 모드로 설정되면, 메모리 컨트롤러(200)에 전원이 인가될 수 있다. 메모리 컨트롤러(200)에 전원이 인가되면, 잘못된 코드를 검출하기 위한 동작이 수행될 수 있다.
메모리 컨트롤러(200)에 전원이 인가되면, 외부 장치는 인터페이싱부(220)에 포함된 연결 비트들 중 어느 하나를 선택할 수 있다. 인터페이싱부(220)의 연결 비트는 인터페이싱부(220)와 연결되는 메모리 컨트롤러(200)의 구성요소에 대응할 수 있다. 즉, 메모리 컨트롤러(200)에 포함된 구성요소마다 연결 비트가 미리 설정될 수 있고, 외부 장치는 연결 비트들 중 인터페이싱부(220)와 연결하고자 하는 구성요소에 대응하는 연결 비트를 선택할 수 있다.
실시 예에서, 외부 장치가 연결 비트를 “0”으로 설정하면, 인터페이싱부(220)는 초기화 제어부(210)와 연결될 수 있다. 외부 장치가 연결 비트를 “1”로 설정하면, 인터페이싱부(220)는 프로세서부(230)와 연결될 수 있다.
다른 실시 예에서, 외부 장치가 설정하는 연결 비트에 따라, 인터페이싱부(220)에 연결되는 구성요소는 다양할 수 있다.
메모리 컨트롤러(200)가 외부 핀에 의해 디버그 모드로 설정되면, 메모리 컨트롤러(200)에 전원이 인가될 수 있다. 메모리 컨트롤러(200)에 전원이 인가된 이후, 외부 장치가 연결 비트를 “0”으로 설정하여 외부 장치, 인터페이싱부(220) 및 초기화 제어부(210)가 연결되면, 초기화 제어부(210)가 초기화 동작을 수행할 수 있다. 초기화 동작은, 전원이 오프 된 후 다시 전원이 온될 때, 메모리 컨트롤러(200)의 구성 중 어느 하나의 상태가 동작을 수행할 수 없는 상태에서 동작을 수행할 수 있는 상태로 변경되도록 하는 동작을 의미한다. 초기화 제어부(210)가 초기화 동작을 수행한 후, 초기화 제어부(210)는 잘못된 코드를 검출하기 위한 동작을 수행할 수 있다.
실시 예에서, 초기화 제어부(210)는 초기화 비트(IBIT)를 포함할 수 있다. 초기화 비트(IBIT)는 메모리 컨트롤러(200)의 구성요소들 각각에 대응하는 비트를 포함할 수 있다. 초기화 비트(IBIT)에 포함된 비트들은 각각 메모리 컨트롤러(200)의 구성요소들을 초기화 하기 위한 비트일 수 있다. 메모리 컨트롤러(200)에 전원이 인가되기 전, 초기화 비트(IBIT)에 포함된 비트들은 모두 디폴트값으로 설정될 수 있다. 디폴트값은 “0” 또는 “1”일 수 있다. 본 발명에서, 초기화 비트(IBIT)의 디폴트값은 “0”인 것으로 가정한다.
초기화 비트(IBIT)에 대해서는 도 4 및 도 8을 통해 보다 상세하게 설명하도록 한다.
초기화 제어부(210)가 초기화 동작을 개시한 후, 디버그 제어부(231) 및 코드 실행부(233)는 초기화 동작을 보류하도록, 초기화 비트(IBIT)가 설정될 수 있다.
초기화 제어부(210)가 초기화 동작을 수행한 후, 초기화 제어부(210)는 인터페이싱부(220)로부터 초기화 비트 설정 요청(IBITSET_REQ)을 수신할 수 있다. 인터페이싱부(220)로부터 수신되는 초기화 비트 설정 요청(IBITSET_REQ)은 디버그 제어부(231)를 초기화 하기 위한 요청일 수 있다.
결과적으로, 전원이 온 된 후, 가장 먼저 초기화 제어부(210)가 초기화 동작을 수행하고, 초기화 제어부(210)가 초기화 동작을 수행하면, 초기화 제어부(210)는 인터페이싱부(220)로부터 초기화 비트 설정 요청(IBITSET_REQ)을 수신할 수 있다.
실시 예에서, 초기화 제어부(210)는 초기화 비트 설정 요청(IBITSET_REQ)을 기초로 초기화 비트(IBIT)를 설정할 수 있다. 따라서, 인터페이싱부(220)는 메모리 컨트롤러(200)의 구성요소들을 순차적으로 초기화 하기 위해, 초기화 비트 설정 요청(IBITSET_REQ)을 초기화 제어부(210)에 제공할 수 있다.
초기화 제어부(210)는 수신된 초기화 비트 설정 요청(IBITSET_REQ)을 기초로 초기화 비트(IBIT)를 설정할 수 있다. 전원이 온 된 후, 처음으로 수신하는 초기화 비트 설정 요청(IBITSET_REQ)은 디버그 제어부(231)에 대응하는 비트를 변경하는 요청일 수 있다.
따라서, 초기화 제어부(210)는 전원이 온 된 후 수신된 초기화 비트 설정 요청(IBITSET_REQ)을 기초로 디버그 제어부(231)에 대응하는 비트를 설정할 수 있다. 초기화 제어부(210)는 디버그 제어부(231)의 초기화 동작을 개시하는 초기화 비트(IBIT)를 설정할 수 있다.
이 때, 코드 실행부(233)는 초기화 동작을 보류하도록, 초기화 제어부(210)는 초기화 비트(IBIT)를 설정할 수 있다. 구체적으로, 디버그 제어부(231)가 초기화 동작을 개시한 후 중단 코드의 어드레스가 설정되기 전까지 코드 실행부(233)가 초기화 동작을 보류하도록, 초기화 비트(IBIT)가 설정될 수 있다.
결과적으로, 초기화 제어부(210)는 디버그 제어부(231)가 초기화 동작을 개시하도록 초기화 비트(IBIT)를 변경하고, 변경된 초기화 비트(IBIT)를 기초로 디버그 제어부(231)가 초기화 동작을 수행하도록 제어할 수 있다.
초기화 비트(IBIT)에 포함된 비트들 중 디버그 제어부(231)에 대응하는 비트가 설정되면, 초기화 제어부(210)는 디버그 제어부(231)에 초기화 동작 요청(INIOP_REQ)을 출력할 수 있다. 디버그 제어부(231)는 초기화 동작 요청(INIOP_REQ)을 기초로 초기화 동작을 수행할 수 있다. 즉, 디버그 제어부(231)는 초기화 동작 요청(INIOP_REQ)을 수신하면 동작을 수행할 수 있는 상태로 변경될 수 있다. 디버그 제어부(231)가 수행하는 동작은 읽기 전용 메모리(240)에 저장된 코드들 중 중단 코드를 설정하는 동작일 수 있다.
실시 예에서, 디버그 제어부(231)가 초기화 동작을 수행하는 동안, 코드 실행부(233)는 초기화 동작을 수행하지 않을 수 있다. 즉, 디버그 제어부(231)가 초기화 동작을 수행하는 동안, 코드 실행부(233)의 초기화 동작은 보류될 수 있다. 코드 실행부(233)의 초기화 동작이 보류됨으로서, 프로세서부(230)의 동작은 중단되지 않을 수 있다.
실시 예에서, 코드 실행부(233)가 초기화 동작을 보류하는 동안, 외부 장치는 인터페이싱부(220) 및 초기화 제어부(210)를 통해 디버그 제어부(231)와 연결될 수 있다. 외부 장치가 인터페이싱부(220) 및 초기화 제어부(210)를 통해 디버그 제어부(231)에 중단 코드 설정 요청을 제공하는 과정은 도 5를 통해 보다 상세히 설명하도록 한다.
도 4는 도 3의 디버그 제어부의 초기화 동작을 제어하는 초기화 비트를 설정하는 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 도 4의 제1 열은 메모리 컨트롤러(도 3의 200)의 구성들을 나타내고, 제2 열은 초기화 비트(IBIT)를 나타낸다. 도 4의 초기화 비트(IBIT)는 초기화 제어부(도 3의 210)에 저장될 수 있다. 도 4의 초기화 비트(IBIT)는 복수의 비트들을 포함할 수 있다. 초기화 비트(IBIT)에 포함된 복수의 비트들은 각각 메모리 컨트롤러(도 3의 200)의 구성요소에 대응될 수 있다. 초기화 비트(IBIT)에 포함된 비트들이 변경되면, 초기화 제어부(도 3의 210)는 변경된 비트에 대응하는 구성요소의 초기화 동작을 제어할 수 있다.
도 4는 메모리 컨트롤러(도 3의 200)에 포함된 구성요소들 중 디버그 제어부(도 3의 231), 코드 실행부(도 3의 233), UART(Universal Asynchronous Receiver/Transmitter) 및 TIMER 등을 포함하고 있으나, 다양한 구성요소들이 포함될 수 있다. 즉, 다양한 구성요소들에 대응하는 초기화 비트가 초기화 제어부(도 3의 210)에 저장될 수 있다. 다양한 구성요소들 중 일부는 잘못된 코드를 검출하기 위한 요소들일 수 있다.
또, 도 4에서 초기화 비트(IBIT)에 포함된 비트들의 디폴트값은 “0”으로 설정된 것으로 가정한다. 즉, 인터페이싱부(220)로부터 초기화 비트 설정 요청(IBITSET_REQ)을 수신하기 전, 초기화 비트(IBIT)의 비트들은 모두 “0”일 수 있다. 초기화 제어부(도 3의 210)가 초기화 비트 설정 요청(IBITSET_REQ)을 수신하면, 디버그 제어부(도 3의 231)에 대응하는 비트부터 순차적으로 “1”로 변경될 수 있다.
초기화 비트(IBIT)에 포함된 비트들이 “0”이면, 초기화 제어부(도 3의 210)는 각 구성요소의 초기화를 위한 동작을 수행하지 않을 수 있다. 초기화 비트(IBIT)에 포함된 비트들이 “0”에서 “1”로 변경되면, 초기화 제어부(도 3의 210)는 각 구성요소의 초기화를 위한 동작을 수행할 수 있다.
도 4는 전원이 온 된 후, 초기화 제어부(도 3의 210)가 인터페이싱부로부터 처음으로 초기화 비트 설정 요청(IBITSET_REQ)을 수신하여 설정된 초기화 비트(IBIT)를 도시한다.
실시 예에서, 초기화 제어부(도 3의 210)는 초기화 비트 설정 요청(IBITSET_REQ)을 기초로 디버그 제어부(도 3의 231)에 대응하는 비트를 변경할 수 있다. 구체적으로, 초기화 제어부(도 3의 210)는 디버그 제어부(도 3의 231)에 대응하는 비트를 “0”에서 “1”로 변경할 수 있다. 디버그 제어부(도 3의 231)에 대응하는 비트가 변경되면, 초기화 제어부(도 3의 210)는 디버그 제어부(도 3의 231)에 초기화 동작 요청(INIOP_REQ)을 출력할 수 있다. 디버그 제어부(도 3의 231)는 초기화 동작 요청(INIOP_REQ)을 기초로 동작을 수행할 수 있는 상태가 될 수 있다.
디버그 제어부(도 3의 231)가 초기화 동작을 수행하는 동안, 다른 구성 요소들은 초기화 동작을 수행하지 않을 수 있다. 즉, 코드 실행부(도 3의 233), UART(Universal Asynchronous Receiver/Transmitter) 및 TIMER 등의 구성 요소에 대응하는 비트가 “0”이기 때문에 해당 구성 요소들은 초기화 동작을 수행하지 않을 수 있다.
구체적으로, 디버그 제어부(도 3의 231)가 초기화 동작을 수행하는 동안 코드 실행부(도 3의 233)는 초기화 동작을 보류하도록, 초기화 제어부(도 3의 210)는 초기화 비트(IBIT)를 설정할 수 있다. 디버그 제어부(도 3의 231)가 초기화 동작을 개시한 후 중단 코드의 어드레스가 설정되기 전까지 코드 실행부(도 3의 233)가 초기화 동작을 보류하도록, 초기화 비트(IBIT)가 설정될 수 있다.
초기화 비트(IBIT)에 포함된 비트들이 변경되지 않으면, 변경되지 않은 비트들에 대응하는 구성요소의 초기화 동작은 보류될 수 있다. 따라서, 메모리 컨트롤러(도 3의 200)에 포함된 구성요소들은 각각 초기화될 수 있다. 특히, 프로세서부(도 3의 230)에 포함된 디버그 제어부(도 3의 231) 및 코드 실행부(도 3의 233)는 각각 초기화 될 수 있다. 즉, 디버그 제어부(도 3의 231)가 먼저 초기화 동작을 수행한 후, 코드 실행부(도 3의 233)가 초기화 동작을 수행할 수 있다.
종래에 전원이 오프 된 후 전원이 온될 때, 프로세서부(도 3의 230)에 포함된 디버그 제어부(도 3의 231) 및 코드 실행부(도 3의 233)는 동시에 초기화 동작을 수행하였다. 그러나, 디버그 제어부(도 3의 231) 및 코드 실행부(도 3의 233)가 동시에 초기화 동작을 수행함에 따라, 코드 실행부(도 3의 233)가 잘못된 코드를 실행했을 때 메모리 컨트롤러(도 3의 200) 및 메모리 장치(도 1의 100)의 동작이 중단되어, 잘못된 코드를 검출할 수 없었다.
따라서, 코드 실행부(도 3의 233)가 실행을 중단하도록 하는 중단 코드의 어드레스를 설정하기 위해, 디버그 제어부(도 3의 231) 및 코드 실행부(도 3의 233)가 각각 초기화 동작을 수행할 수 있다. 즉, 본 발명에서 디버그 제어부(도 3의 231) 및 코드 실행부(도 3의 233)가 각각 초기화 동작을 수행하여, 잘못된 코드를 검출하는 방법이 제안 된다.
실시 예에서, 잘못된 코드를 검출하기 위해, 도 4의 구성요소들 외에 메모리 컨트롤러(도 3의 200)에 포함된 다른 구성요소들 중 일부의 초기화 비트가 “1”로 변경될 수 있다. 즉, 잘못된 코드를 검출하기 위한 구성요소들이 초기화 동작을 수행할 수 있다. 이 경우, 잘못된 코드를 검출하기 위해 필수적으로 초기화 동작이 요구되지 않는 구성요소들의 초기화 비트는 “1”로 변경되지 않을 수 있다.
도 5는 도 3의 디버그 제어부가 중단 코드를 설정하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 도 5는 인터페이싱부(220)와 연결된 외부 장치 및 메모리 컨트롤러(200)의 구성 중 초기화 제어부(210), 인터페이싱부(220) 및 프로세서부(230)를 도시한다. 외부 장치는 디버거(400)를 포함할 수 있다. 디버거(400)는 읽기 전용 메모리(240, ROM, Read Only Memory)에 저장된 코드들 중 잘못된 코드를 검출하는 동작을 수행할 수 있다. 프로세서부(230)는 디버그 제어부(231) 및 코드 실행부(233)를 포함할 수 있다.
도 5에서, 도 2의 메모리 컨트롤러(200)의 구성 중 초기화 제어부(210), 읽기 전용 메모리(240, ROM, Read Only Memory) 및 임의 접근 메모리(250, RAM, Random Access Memory)는 생략된 것으로 가정한다.
도 5는 메모리 컨트롤러(200)의 동작 모드가 디버그 모드로 설정된 후 다시 전원이 온되고, 디버그 제어부(231)가 초기화 동작을 수행한 이후를 도시한다.
도 5에서, 외부 장치는 연결 비트를 “0”으로 설정할 수 있다. 외부 장치가 연결 비트를 “0”으로 설정하면, 인터페이싱부(220)는 초기화 제어부(210)와 연결될 수 있다. 인터페이싱부(220)가 초기화 제어부(210)와 연결되면, 초기화 제어부(210)는 초기화 동작을 수행할 수 있다. 초기화 제어부(210)가 초기화 동작을 수행한 후, 디버그 제어부(231)는 초기화 제어부(210) 및 인터페이싱부(220)를 통해 외부 장치와 연결될 수 있다.
이 때, 코드 실행부(233)의 초기화 동작이 수행되지 않았음에도, 디버그 제어부(231)는 인터페이싱부(220)와 연결될 수 있다. 즉, 디버그 제어부(231) 및 코드 실행부(233)가 각각 초기화 동작을 수행할 수 있기 때문에, 디버그 제어부(231)만 초기화 동작을 수행하고, 초기화된 디버그 제어부(231)가 초기화 제어부(210)를 통해 인터페이싱부(220)와 연결될 수 있다. 초기화된 디버그 제어부(231) 및 인터페이싱부(220)가 연결되면, 디버그 제어부(231)는 동작을 수행할 수 있다.
실시 예에서, 인터페이싱부(220), 초기화 제어부(210) 및 디버그 제어부(231)가 연결되면, 인터페이싱부(220)는 디버거(400)로부터 중단 코드 설정 요청(BCSET_REQ)을 수신할 수 있다. 인터페이싱부(220)는 디버거(400)로부터 중단 코드 설정 요청(BCSET_REQ)을 수신하여 초기화 제어부(210)에 제공할 수 있다. 초기화 제어부(210)는 중단 코드 설정 요청(BCSET_REQ)을 버스를 통해 디버그 제어부(231)로 제공할 수 있다.
중단 코드 설정 요청(BCSET_REQ)은 중단 코드의 어드레스를 설정하는 요청일 수 있다. 중단 코드는 읽기 전용 메모리(240)에 저장된 코드들 중 어느 하나일 수 있다. 즉, 중단 코드의 어드레스에 대응하는 코드가 중단 코드로 설정될 수 있다. 중단 코드의 어드레스에 대응하는 위치에 중단 코드가 저장될 수 있다. 코드 실행부(233)가 읽기 전용 메모리(240)로부터 수신한 중단 코드의 어드레스와 설정된 중단 코드의 어드레스가 일치하면, 코드 실행부(233)는 코드의 실행을 중단할 수 있다.
결론적으로, 인터페이싱부(220)는 디버거로부터 중단 코드 설정 요청(BCSET_REQ)을 수신하고, 초기화 제어부(210)를 통해 수신된 요청을 디버그 제어부(231)로 출력할 수 있다. 디버그 제어부(231)는 수신된 요청을 기초로 중단 코드의 어드레스를 설정할 수 있다. 즉, 코드의 실행이 중단되도록 하는 중단 코드의 어드레스는 디버그 제어부(231)에 저장될 수 있다. 디버그 제어부(231)는 중단 코드의 어드레스를 코드 실행부(233)에 제공할 수 있다.
디버그 제어부(231)에 의해 중단 코드의 어드레스가 설정되면, 초기화 제어부(210)는 코드 실행부(233)가 초기화 동작을 개시하도록 초기화 비트(IBIT)를 변경할 수 있다.
다른 실시 예에서, 외부 핀에 입력되는 신호를 기초로 메모리 컨트롤러(200)의 동작 모드가 노멀 모드에서 다시 디버그 모드로 설정되고, 전원이 온 된 상태에서, 외부 장치는 연결 비트를 “0”으로 설정할 수 있다. 외부 장치가 연결 비트를 “0”으로 설정하면, 인터페이싱부(220)는 외부 장치로부터 새로운 중단 코드 설정 요청을 수신할 수 있다.
인터페이싱부(220)가 새로운 중단 코드 설정 요청을 수신한 후, 인터페이싱부(220)는 새로운 중단 코드 설정 요청을 초기화 제어부(210)를 통해 디버그 제어부(231)에 제공할 수 있다. 디버그 제어부(231)는 새로운 중단 코드 설정 요청을 수신하여 새로운 중단 코드의 어드레스를 설정할 수 있다.
도 6은 도 2의 읽기 전용 메모리에 저장된 코드들 및 각 코드들의 코드 어드레스를 설명하기 위한 도면이다.
도 2 및 도 6을 참조하면, 도 6의 제1 열은 읽기 전용 메모리(240, ROM, Read Only Memory)에 저장된 일부 코드의 코드 어드레스(CODE_ADDR), 제2 열은 해당 코드 어드레스(CODE_ADDR)에 대응하는 코드, 즉 해당 코드 어드레스(CODE_ADDR)에 저장된 코드(CODE)를 나타낸다. 도 6의 코드들은 읽기 전용 메모리(240)에 저장된 코드들을 나타낸다. 읽기 전용 메모리(240)에 저장된 코드들은 메모리 장치(100)가 동작을 수행하는데 사용되는 코드들일 수 있다.
본 발명에서, 동작을 수행하는데 사용하는 코드들이 읽기 전용 메모리(240)에 저장되는 것으로 기재되었으나, 동작을 수행하는데 사용하는 코드들은 읽기 전용 메모리(240) 외에 다양한 메모리에 저장될 수 있다.
도 6은 읽기 전용 메모리(240)에 저장된 코드들 중 일부인 제1 내지 제6 코드(CODE1~6)를 도시하였으나, 다른 실시 예에서, 읽기 전용 메모리(240)는 더 많은 수의 코드들을 포함할 수 있다.
실시 예에서, 제1 코드(CODE1)는 코드 어드레스(CODE_ADDR) “0x0”에 대응하는 코드일 수 있다. 즉, 제1 코드(CODE1)는 코드 어드레스(CODE_ADDR) “0x0”에 저장될 수 있다. 제2 코드(CODE2)는 코드 어드레스(CODE_ADDR) “0x4”에 대응하는 코드로, 코드 어드레스(CODE_ADDR) “0x4”에 저장될 수 있다. 제3 코드(CODE3)는 코드 어드레스(CODE_ADDR) “0x8”에 대응하는 코드로, 코드 어드레스(CODE_ADDR) “0x8”에 저장될 수 있다. 제4 코드(CODE4)는 코드 어드레스(CODE_ADDR) “0x12”에 대응하는 코드로, 코드 어드레스(CODE_ADDR) “0x12”에 저장될 수 있다. 제5 코드(CODE5)는 코드 어드레스(CODE_ADDR) “0x16”에 대응하는 코드로, 코드 어드레스(CODE_ADDR) “0x16”에 저장될 수 있다. 제6 코드(CODE6)는 코드 어드레스(CODE_ADDR) “0x20”에 대응하는 코드로, 코드 어드레스(CODE_ADDR) “0x20”에 저장될 수 있다.
실시 예에서, 코드 실행부(233)는 코드 어드레스가 시작되는 어드레스에 대응하는 코드부터 순차적으로 수신하여 실행할 수 있다. 즉, 도 6에서, 코드 어드레스(CODE_ADDR)가 시작되는 어드레스는 제1 코드(CODE1)에 대응하는 어드레스이므로, 코드 실행부(233)는 제1 코드부터 제6 코드(CODE1~6)까지 순차적으로 수신하여 실행할 수 있다.
실시 예에서, 디버그 제어부(231)가 중단 코드의 어드레스를 설정한 경우, 코드 실행부(233)는 읽기 전용 메모리(240)로부터 수신한 코드 및 코드 어드레스(CODE_ADDR)를 기초로 코드의 실행을 중단할 수 있다. 중단 코드의 어드레스는 제1 내지 제6 코드(CODE1~6) 중 어느 하나의 어드레스로 설정될 수 있다.
구체적으로, 코드 실행부(233)는 읽기 전용 메모리(240)에 저장된 코드들 중 시작 코드부터 순차적으로 코드를 수신하여 코드를 실행하는 중에, 코드 실행부(233)는 중단 코드의 어드레스와 동일한 어드레스를 수신할 수 있다.
예를 들어, 중단 코드가 제5 코드(CODE5)로 설정된 경우, 코드 실행부(233)는 제1 코드(CODE1)부터 순차적으로 수신하여 코드를 수행할 수 있다. 이 후, 코드 실행부(233)가 제5 코드(CODE5) 및 제5 코드의 어드레스(0x16)를 수신하면, 코드 실행부(233)는 코드 실행을 중단할 수 있다. 코드 실행부(233)의 동작이 중단된 이후, 제5 코드(CODE5) 이후의 코드들이 하나씩 수행되고, 코드들의 동작은 디버거를 통해 모니터링되고, 모니터링 결과를 통해 잘못된 코드가 검출될 수 있다. 즉, 디버거는 중단 코드 이후 수행된 코드들에 의한 메모리 컨트롤러(200)의 동작 오류를 검출할 수 있다.
다른 실시 예에서, 코드 실행부(233)가 제5 코드(CODE5) 및 제5 코드의 어드레스(0x16)를 수신하기 전에 메모리 컨트롤러(200)의 동작이 중단될 수 있다. 메모리 컨트롤러(200)의 동작이 중단되면, 중단 코드의 어드레스가 다시 설정될 수 있다. 즉, 제5 코드 어드레스(0x16) 이전의 제3 코드의 어드레스(0x8) 또는 제4 코드의 어드레스(0x12)가 중단 코드의 어드레스로 설정될 수 있다.
실시 예에서, 디버그 제어부(231)가 중단 코드의 어드레스를 설정하지 않은 경우, 코드 실행부(233)는 마지막 코드까지 중단되지 않고 실행할 수 있다.
도 7은 도 3의 코드 실행부의 초기화 동작 및 중단 코드 설정 이후 코드 실행부의 코드 실행을 설명하기 위한 도면이다.
도 7을 참조하면, 도 7의 메모리 컨트롤러(200)는 초기화 제어부(210), 인터페이싱부(220), 프로세서부(230) 및 읽기 전용 메모리(240, ROM, Read Only Memory)를 포함할 수 있다. 도 7에서, 메모리 컨트롤러(200)의 구성 중 임의 접근 메모리(250, RAM, Random Access Memory)는 생략된 것으로 가정한다. 도 7의 프로세서부(230)는 디버그 제어부(231) 및 코드 실행부(233)를 포함할 수 있다.
도 7은 디버그 제어부(231)에 중단 코드의 어드레스가 설정된 이후의 동작을 도시한다.
실시 예에서, 디버그 제어부(231)에 중단 코드의 어드레스가 설정된 이후, 초기화 제어부(210)는 코드 실행부(233)의 초기화 동작을 제어할 수 있다.
인터페이싱부(220) 및 초기화 제어부(210)가 연결되면, 인터페이싱부(220)는 초기화 비트 설정 요청(IBITSET_REQ)을 초기화 제어부(210)에 제공할 수 있다. 이 때, 초기화 비트 설정 요청(IBITSET_REQ)은 코드 실행부(233)의 초기화 동작을 위한 요청일 수 있다. 즉, 디버그 제어부(231)의 초기화 동작 이후, 코드 실행부(233)는 초기화 동작을 수행할 수 있다.
초기화 제어부(210)는 초기화 비트 설정 요청(IBITSET_REQ)을 기초로 초기화 비트(IBIT)의 비트들을 설정할 수 있다. 구체적으로, 초기화 제어부(210)는 초기화 비트(IBIT)의 비트들 중 코드 실행부(233)에 대응하는 비트를 설정할 수 있다. 즉, 초기화 제어부(210)는 코드 실행부(233)의 초기화 동작을 개시하는 초기화 비트(IBIT)를 설정할 수 있다. 초기화 비트(IBIT)에 포함된 비트들 중 코드 실행부(233)에 대응하는 비트는 디폴트값인 “0”에서 “1”로 변경될 수 있다. 초기화 제어부(210)는 변경된 초기화 비트(IBIT)를 기초로, 코드 실행부(233)가 초기화 동작을 개시하도록 제어할 수 있다.
구체적으로, 초기화 제어부(210)는 코드 실행부(233)에 초기화 동작 요청(INIOP_REQ)을 제공할 수 있다. 코드 실행부(233)가 초기화 동작 요청(INIOP_REQ)을 수신하면, 코드 실행부(233)는 동작을 수행할 수 없는 상태에서 동작을 수행할 수 있는 상태로 변경될 수 있다. 즉, 초기화 동작 요청(INIOP_REQ)을 기초로, 코드 실행부(233)는 코드를 실행할 수 있는 상태로 변경될 수 있다.
코드 실행부(233)가 초기화 동작을 수행한 후, 코드 실행부(233)는 읽기 전용 메모리(240)에 저장된 코드들을 시작 코드부터 순차적으로 수신할 수 있다. 즉, 읽기 전용 메모리(240)는 메모리 컨트롤러(200)에 전원이 온될 때부터 코드 실행부(233)에 코드들을 전송할 수 있는 상태가 되고, 코드 실행부(233)가 초기화 동작을 수행하면, 읽기 전용 메모리(240)에 저장된 코드들은 코드 실행부(233)로 전송될 수 있다.
코드 실행부(233)는 읽기 전용 메모리(240)에 저장된 코드를 수신할 때, 해당 코드에 대응하는 코드 어드레스(CODE_ADDR)도 함께 수신할 수 있다.
실시 예에서, 코드 실행부(233)는 읽기 전용 메모리(240)로부터 코드 및 코드 어드레스(CODE_ADDR)를 수신한 후, 디버그 제어부(231)로부터 중단 코드 어드레스(BC_ADDR)를 수신할 수 있다. 중단 코드 어드레스(BC_ADDR)는 중단 코드 설정 요청(BCSET_REQ)을 기초로 설정된 중단 코드의 어드레스일 수 있다. 코드 실행부(233)는 읽기 전용 메모리(240)로부터 코드를 수신할 때 마다, 디버그 제어부(231)로부터 중단 코드 어드레스(BC_ADDR)를 수신할 수 있다.
코드 실행부(233)는 시작 코드 이후 수신되는 코드의 어드레스 및 중단 코드의 어드레스가 일치하는지 판단할 수 있다. 시작 코드 이후 수신된 코드의 어드레스 및 중단 코드의 어드레스가 일치하면, 코드 실행부(233)는 수신된 코드를 실행하는 동작을 중단할 수 있다. 시작 코드 이후 수신된 코드의 어드레스 및 중단 코드의 어드레스가 일치하지 않으면, 수신된 코드를 실행할 수 있다.
수신된 코드의 실행이 완료되면, 코드 실행부(233)는 읽기 전용 메모리(240)로부터 다음 코드 및 다음 코드의 어드레스를 수신할 수 있다. 코드 실행부(233)는 다음 코드 및 다음 코드의 어드레스를 수신한 후, 다시 디버그 제어부(231)로부터 중단 코드의 어드레스를 수신할 수 있다. 코드 실행부(233)는 다음 코드의 어드레스 및 중단 코드의 어드레스가 일치하는지를 기초로 수신된 코드의 실행 여부를 결정할 수 있다.
시작 코드 이후 수신된 코드의 어드레스 및 중단 코드의 어드레스가 일치하여 코드 실행부(233)가 수신된 코드를 실행하는 동작을 중단하면, 외부 장치는 연결 비트를 “1”로 설정할 수 있다. 외부 장치가 연결 비트를 “1”로 설정하면, 외부 장치는 인터페이싱부(220)를 통해 프로세서부(230)와 연결될 수 있다. 인터페이싱부와 프로세서부(230)가 연결되면, 코드 실행부(233)는 중단 코드의 어드레스에 대응하는 중단 코드부터 하나씩 순차적으로 코드를 수행할 수 있다. 외부 장치는 코드 실행부(233)의 코드 실행을 모니터링하여 잘못된 코드를 검출할 수 있다.
도 8은 도 3의 코드 실행부의 초기화 동작을 제어하는 초기화 비트를 설정하는 방법을 설명하기 위한 도면이다.
도 4 및 도 8을 참조하면, 도 8의 제1 열은 메모리 컨트롤러(도 3의 200)의 구성들을 나타내고, 제2 열은 초기화 비트(IBIT)를 나타낸다. 도 8의 초기화 비트(IBIT)는 초기화 제어부(도 3의 210)에 저장될 수 있다. 도 8의 초기화 비트(IBIT)는 복수의 비트들을 포함할 수 있다. 초기화 비트(IBIT)에 포함된 복수의 비트들은 각각 메모리 컨트롤러(도 3의 200)의 구성요소에 대응될 수 있다. 초기화 비트(IBIT)에 포함된 비트들이 변경되면, 초기화 제어부(도 3의 210)는 변경된 비트에 대응하는 구성요소의 초기화 동작을 제어할 수 있다.
도 8은 디버그 제어부(도 3의 231)의 초기화 동작 이후, 코드 실행부(도 3의 233)가 초기화 동작을 수행하기 위해 변경된 초기화 비트(IBIT)를 도시한다. 디버그 제어부(도 3의 231)의 초기화 동작 후 인터페이싱부(도 3의 220)로부터 초기화 비트 설정 요청(IBITSET_REQ)을 수신하기 전, 디버그 제어부(도 3의 231)에 대응하는 비트만 “1”일 수 있다. 즉, 디버그 제어부(도 3의 231)가 중단 코드의 어드레스를 설정하기 위해, 디버그 제어부(231)에 대응하는 비트는 “1”일 수 있다.
초기화 제어부(도 3의 210)가 초기화 비트 설정 요청(IBITSET_REQ)을 수신하면, 코드 실행부(도 3의 233)에 대응하는 초기화 비트(IBIT)는 디폴트값인 “0”에서 “1”로 변경될 수 있다. 즉, 코드 실행부(도 3의 233)가 초기화 동작을 수행하기 위해, 각 구성요소에 대응하는 비트가 “1”로 변경될 수 있다. 코드 실행부(233)에 대응하는 비트가 “1”로 변경되면, 코드 실행부(도 3의 233)는 초기화 동작을 수행할 수 있다.
구체적으로, 코드 실행부(도 3의 233)에 대응하는 비트가 변경되면, 초기화 제어부(도 3의 210)는 코드 실행부(도 3의 233)에 초기화 동작 요청(INIOP_REQ)을 출력할 수 있다. 코드 실행부(도 3의 233)는 초기화 동작 요청(INIOP_REQ)을 기초로 동작을 수행할 수 있는 상태가 될 수 있다.
코드 실행부(도 3의 233)가 초기화 동작을 수행하는 동안, 다른 구성 요소들은 초기화 동작을 수행하지 않을 수 있다. 즉, 도 8에서 UART(Universal Asynchronous Receiver/Transmitter) 및 TIMER에 대응하는 비트가 “0”이기 때문에, UART 및 TIMER 등은 초기화 동작을 수행하지 않을 수 있다.
초기화 비트(IBIT)에 포함된 비트들이 변경되지 않으면, 변경되지 않은 비트들에 대응하는 구성요소의 초기화 동작은 보류될 수 있다. 따라서, 메모리 컨트롤러(도 3의 200)에 포함된 구성요소들은 각각 초기화될 수 있다. 특히, 프로세서부(도 3의 230)에 포함된 디버그 제어부(도 3의 231) 및 코드 실행부(도 3의 233)는 각각 초기화 될 수 있다. 디버그 제어부(도 3의 231) 및 코드 실행부(도 3의 233)가 각각 초기화 될 수 있기 때문에, 디버그 제어부(도 3의 231)의 초기화 동작 후, 코드 실행부(도 3의 233)가 초기화 동작을 수행할 수 있다.
실시 예에서, 잘못된 코드를 검출하기 위해, 도 4의 구성요소들 외에 메모리 컨트롤러에 포함된 다른 구성요소들 중 일부의 초기화 비트가 “1”로 변경될 수 있다. 즉, 잘못된 코드를 검출하기 위한 구성요소들이 초기화 동작을 수행할 수 있다. 이 경우, 잘못된 코드를 검출하기 위해 필수적으로 초기화 동작이 요구되지 않는 구성요소들의 초기화 비트가 “1”로 변경되지 않을 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 9를 참조하면, S901 단계에서, 디버그 제어부의 초기화 동작이 수행될 수 있다. 디버그 제어부는 메모리 장치가 동작을 수행하는데 사용되는 읽기 전용 메모리에 저장된 코드들 중 중단 코드의 어드레스를 설정할 수 있다.
구체적으로, 디버그 제어부는 메모리 컨트롤러의 구성요소 중 프로세서부에 포함될 수 있다. 디버그 제어부의 초기화 동작은 디버그 제어부가 동작을 수행할 수 없는 상태에서 동작을 수행할 수 있는 상태로 되기 위한 동작일 수 있다. 디버그 제어부가 초기화 동작을 수행하는 동안, 메모리 컨트롤러 내 다른 구성요소는 초기화 동작을 수행할 수 없다. 따라서, 디버그 제어부를 제외한 다른 구성요소는 동작을 수행할 수 없다.
S903 단계에서, 디버그 제어부는 중단 코드 어드레스를 설정할 수 있다. 중단 코드 어드레스는 중단 코드에 대응하는 어드레스일 수 있다. 중단 코드 어드레스는 코드 실행부의 동작을 중단시키기 위한 어드레스일 수 있다. 코드 실행부가 중단 코드의 어드레스를 수신하면, 코드 실행부는 수신된 코드의 실행을 중단할 수 있다.
S905 단계에서, 코드 실행부의 초기화 동작이 수행될 수 있다. 코드 실행부의 초기화 동작은 디버그 제어부에 중단 코드 어드레스가 설정된 후 수행될 수 있다. 즉, 디버그 제어부의 초기화 동작이 수행된 후, 코드 실행부의 초기화 동작이 수행될 수 있다. 코드 실행부의 초기화 동작이 수행되면, 코드 실행부는 동작을 수행할 수 있는 상태로 변경될 수 있다. 이 때, 메모리 컨트롤러의 구성요소들 중 잘못된 코드를 검출하기 위한 일부 구성요소들 또한 초기화 동작을 수행할 수 있다.
S907 단계에서, 중단 코드 어드레스에 기초하여 코드 실행부는 읽기 전용 메모리에 저장된 코드들을 실행할 수 있다. 구체적으로, 코드 실행부가 초기화 동작을 수행하면, 읽기 전용 메모리에 저장된 코드 및 코드가 저장된 코드 어드레스는 코드 실행부에 제공될 수 있다. 코드 실행부는 읽기 전용 메모리로부터 수신된 코드들을 실행할 수 있다.
실시 예에서, 코드 실행부는 중단 코드 어드레스를 수신할 수 있다. 코드 실행부가 중단 코드 어드레스를 수신한 경우, 코드 실행부는 코드의 실행을 중단할 수 있다. 코드 실행부가 동작을 중단한 이후 중단 코드부터 하나씩 코드를 실행하고, 외부 장치는 코드 실행부가 실행한 코드를 통해 잘못된 코드를 검출할 수 있다. 외부 장치가 잘못된 코드를 검출하면, 이후 생산되는 저장 장치의 읽기 전용 메모리에는 잘못된 코드가 수정되어 저장될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, S1001 및 S1003 단계는 S901 단계를 세분화 한 단계이다. S1005 및 S1007 단계는 S903 단계를 세분화 한 단계이다. 즉, S1001 및 S1003 단계는 디버그 제어부의 초기화 동작을 상세화 한 단계들이고, S1005 및 S1007 단계는 중단 코드 어드레스를 설정하는 단계를 상세화 한 단계들이다.
S1001 단계에서 초기화 제어부는 초기화 비트를 설정할 수 있다. 초기화 비트는 메모리 컨트롤러의 구성요소들이 초기화 동작을 수행하도록 제어할 수 있다. 초기화 제어부는 인터페이싱부로부터 수신된 초기화 비트 설정 요청을 기초로 초기화 비트를 설정할 수 있다.
실시 예에서, 메모리 컨트롤러에 인가되는 전원이 오프되었다가 다시 온될 수 있다. 전원이 온되기 전, 메모리 컨트롤러가 디버그 모드로 설정되고, 이 후 전원이 온될 때, 초기화 제어부부터 초기화 동작을 수행할 수 있다. 초기화 제어부가 초기화 동작을 수행하여 동작을 수행할 수 있는 상태가 된 경우, 디버그 제어부의 초기화 동작이 수행되도록 제어하는 초기화 비트가 설정될 수 있다. 즉, 디버그 제어부의 초기화 동작을 제어하기 위해, 초기화 비트가 설정될 수 있다. 구체적으로, 초기화 비트에 포함된 비트들 중 디버그 제어부에 대응하는 비트가 디폴트값인 “0”에서 “1”로 변경되어 설정될 수 있다.
S1003 단계에서, 디버그 제어부가 초기화될 수 있다. 실시 예에서, 초기화 비트에 포함된 비트들 중 디버그 제어부에 대응하는 비트가 “1”로 변경된 경우, 초기화 제어부는 디버그 제어부에 초기화 설정 요청을 제공할 수 있다. 디버그 제어부는 초기화 설정 요청을 기초로 초기화 동작을 수행할 수 있다. 디버그 제어부가 초기화되면, 디버그 제어부는 동작을 수행할 수 없는 상태에 동작을 수행할 수 있는 상태로 변경될 수 있다. 따라서, 디버그 제어부는 초기화 동작을 수행한 이후, 중단 코드의 어드레스를 설정할 수 있는 상태로 될 수 있다.
S1005 단계에서, 디버그 제어부는 인터페이싱부 및 초기화 제어부를 통해 중단 코드 설정 요청을 수신할 수 있다. 중단 코드 설정 요청은 중단 코드의 어드레스를 설정하기 위한 요청일 수 있다.
메모리 컨트롤러가 디버그 모드로 설정된 이후 전원이 온되면, 외부 장치의 연결 비트 설정에 따라 인터페이싱부는 초기화 제어부를 통해 디버그 제어부와 연결될 수 있다. 인터페이싱부 및 디버그 제어부가 연결되면, 인터페이싱부는 외부 장치로부터 중단 코드 설정 요청을 수신하고, 수신된 중단 코드 설정 요청을 디버그 제어부에 제공할 수 있다.
S1007 단계에서, 디버그 제어부는 중단 코드 어드레스를 저장할 수 있다. 실시 예에서, 디버그 제어부는 중단 코드의 어드레스를 설정할 수 있다. 중단 코드의 어드레스는 중단 코드가 저장된 어드레스일 수 있다. 중단 코드는 코드 실행부의 동작이 중단되도록 하는 코드일 수 있다.
실시 예에서, 디버그 제어부에 중단 코드 어드레스가 저장되면, 코드 실행부가 읽기 전용 메모리로부터 코드 및 코드 어드레스를 수신할 때 마다, 디버그 제어부는 중단 코드 어드레스를 코드 실행부에 제공할 수 있다. 코드 실행부는 중단 코드 어드레스를 기초로 코드를 실행할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 9 및 도 11을 참조하면, S1101 및 S1003 단계는 S905 단계를 세분화 한 단계이다. S1105 내지 S1111 단계는 S907 단계를 세분화 한 단계이다. 즉, S1101 및 S1003 단계는 코드 실행부의 초기화 동작을 상세화 한 단계들이고, S1105 내지 S1111 단계는 코드 실행부가 코드를 실행하는 단계를 상세화 한 단계들이다.
S1101 에서 초기화 제어부는 초기화 비트를 설정할 수 있다. 초기화 제어부는 인터페이싱부로부터 수신된 초기화 비트 설정 요청을 기초로 초기화 비트를 설정할 수 있다. 이 때, 초기화 비트 설정 요청을 수신하기 전, 초기화 비트에 포함된 비트들 중 디버그 제어부에 대응하는 비트는 “1”이고 나머지 구성요소에 대응하는 비트는 디폴트값인 “0”일 수 있다. 즉, 중단 코드의 어드레스가 설정되면, 코드 실행부의 초기화 동작이 수행되도록 초기화 비트가 설정될 수 있다.
S1103 단계에서, 코드 실행부가 초기화될 수 있다. 구체적으로, 코드 실행부에 대응하는 비트가 “1”로 설정되면, 초기화 제어부는 코드 실행부에 초기화 동작 요청을 제공할 수 있다. 코드 실행부는 초기화 동작 요청을 기초로 초기화 동작을 수행할 수 있다. 코드 실행부가 초기화 동작을 수행하면, 코드 실행부는 동작을 수행할 수 있는 상태가 될 수 있다.
즉, 읽기 전용 메모리는 저장된 코드를 코드 실행부에 제공할 수 있는 상태가 될 수 있다. 코드 실행부는 읽기 전용 메모리로부터 코드들을 수신하여 실행할 수 있는 상태가 될 수 있다.
S1105 단계에서, 코드 실행부는 코드 및 코드의 어드레스를 수신할 수 있다. 코드 실행부가 수신하는 코드는 읽기 전용 메모리에 저장된 코드들 중 어느 하나일 수 있다. 코드 실행부가 수신하는 코드 어드레스는 수신된 코드에 대응하는 어드레스일 수 있다. 즉, 코드 실행부는 읽기 전용 메모리에 저장된 코드를 수신하면서, 해당 코드가 저장된 코드 어드레스를 함께 수신할 수 있다.
실시 예에서, 코드 실행부가 읽기 전용 메모리에 저장된 코드 및 해당 코드에 대응하는 코드 어드레스를 수신한 후, 코드 실행부는 디버그 제어부에 저장된 중단 코드 어드레스를 수신할 수 있다. 코드 실행부는 중단 코드의 어드레스를 기초로 읽기 전용 메모리에 저장된 코드들을 실행할 수 있다.
S1107 단계에서, 코드 실행부는 읽기 전용 메모리로부터 수신된 코드의 어드레스가 중단 코드의 어드레스와 일치하는지 판단할 수 있다. 읽기 전용 메모리로부터 수신된 코드의 어드레스가 중단 코드 어드레스와 일치하는 경우, S1111 단계로 진행한다. 읽기 전용 메모리로부터 수신된 코드의 어드레스가 중단 코드 어드레스와 일치하지 않는 경우, S1109 단계로 진행한다.
S1109 단계에서, 코드 실행부는 수신된 코드를 실행할 수 있다. 즉, 코드 실행부의 동작을 중단하기 위한 코드가 수신되지 않았기 때문에, 코드 실행부는 수신된 코드를 실행할 수 있다. 코드 실행부가 수신된 코드의 실행을 완료하면, 코드 실행부는 읽기 전용 메모리로부터 다음 코드 및 다음 코드의 어드레스를 수신할 수 있다.
S1111 단계에서, 코드 실행부의 동작은 중단될 수 있다. 즉, 코드 실행부의 동작을 중단하기 위한 중단 코드의 어드레스와 수신된 코드의 어드레스가 일치하기 때문에, 코드 실행부는 코드의 실행을 중단할 수 있다. 코드 실행부가 코드의 실행을 중단한 후, 코드 실행부는 중단 코드부터 하나씩 코드를 실행하고, 코드를 실행한 결과는 외부 장치에 의해 모니터링될 수 있다. 따라서, 중단 코드부터 코드를 실행하고, 코드를 실행한 코드 실행 결과를 기초로 잘못된 코드가 검출될 수 있다. 외부 장치가 잘못된 코드를 검출하면, 이후 생산되는 저장 장치의 읽기 전용 메모리에는 잘못된 코드가 수정되어 저장될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 도 12의 단계들은 S1111 이후에 추가적으로 수행될 수 있는 단계들이다. 즉, 도 12는 코드 실행부의 동작이 중단된 이후에 추가적으로 수행될 수 있는 단계들을 도시한다.
S1201 단계에서, 중단 코드가 변경될 수 있다. 중단 코드의 변경은 디버그 제어부에 저장된 중단 코드 어드레스의 변경을 의미할 수 있다. S1111 단계 이후, 코드 실행부가 코드를 실행하였으나, 잘못된 코드가 검출되지 않은 경우, 디버그 제어부는 중단 코드의 어드레스를 변경할 수 있다. 디버그 제어부는 외부 장치로부터 중단 코드 설정 요청을 수신하여 중단 코드의 어드레스를 변경하거나, 일정 주기 또는 일정 시간 경과 후 중단 코드의 어드레스를 변경할 수 있다.
S1203 단계에서, 코드 실행부는 코드 및 코드의 어드레스를 수신할 수 있다. 코드 실행부가 수신하는 코드는 읽기 전용 메모리에 저장된 코드들 중 어느 하나일 수 있다. 코드 실행부가 수신하는 코드 어드레스는 수신된 코드에 대응하는 어드레스일 수 있다. 즉, 코드 실행부는 읽기 전용 메모리에 저장된 코드를 수신하면서, 해당 코드가 저장된 코드 어드레스를 함께 수신할 수 있다.
S1205 단계에서, 코드 실행부는 읽기 전용 메모리로부터 수신된 코드의 어드레스가 중단 코드의 어드레스와 일치하는지 판단할 수 있다. 읽기 전용 메모리로부터 수신된 코드의 어드레스가 중단 코드 어드레스와 일치하는 경우, S1209 단계로 진행한다. 읽기 전용 메모리로부터 수신된 코드의 어드레스가 중단 코드 어드레스와 일치하지 않는 경우, S1207 단계로 진행한다.
S1207 단계에서, 코드 실행부는 수신된 코드를 실행할 수 있다. 즉, 코드 실행부의 동작을 중단하기 위한 코드가 수신되지 않았기 때문에, 코드 실행부는 수신된 코드를 실행할 수 있다. 코드 실행부가 수신된 코드의 실행을 완료하면, 코드 실행부는 읽기 전용 메모리로부터 다음 코드 및 다음 코드의 어드레스를 수신할 수 있다.
S1209 단계에서, 코드 실행부의 동작은 중단될 수 있다. 즉, 코드 실행부의 동작을 중단하기 위한 중단 코드의 어드레스와 수신된 코드의 어드레스가 일치하기 때문에, 코드 실행부는 코드의 실행을 중단할 수 있다. 코드 실행부가 코드의 실행을 중단한 후, 코드 실행부는 중단 코드부터 하나씩 코드를 실행하고, 코드를 실행한 결과는 외부 장치에 의해 모니터링될 수 있다. 따라서, 중단 코드부터 코드를 실행하고, 코드를 실행한 코드 실행 결과를 기초로 잘못된 코드가 검출될 수 있다. 외부 장치가 잘못된 코드를 검출하면, 이후 생산되는 저장 장치의 읽기 전용 메모리에는 잘못된 코드가 수정되어 저장될 수 있다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 13을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MulTIMEdia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (mulTIMEdia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (mulTIMEdia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 초기화 제어부
220: 인터페이싱부
230: 프로세서부
240: 읽기 전용 메모리
250: 임의 접근 메모리
300: 호스트

Claims (20)

  1. 동작을 수행하는데 사용되는 코드들이 저장된 코드 메모리;
    상기 동작을 수행하기 위해, 상기 코드 메모리에 저장된 코드들을 실행하는 코드 실행부;
    상기 코드 실행부가 상기 동작을 수행하는데 사용되는 코드들을 실행하는 것을 정지시키는 중단 코드의 주소를 설정하는 디버그 제어부;
    상기 디버그 제어부 및 상기 코드 실행부 중 적어도 하나의 초기화 동작을 제어하는 초기화 제어부; 및
    상기 중단 코드의 주소를 설정하는 동작에 대응하는 중단 코드 설정 요청을 수신하고 상기 디버그 제어부에 제공하는 인터페이싱부;를 포함하는 컨트롤러.
  2. 제 1항에 있어서,
    상기 디버그 제어부와 상기 코드 실행부를 포함하는 프로세서부 및 상기 초기화 제어부는 상기 인터페이싱부를 통해 상기 중단 코드 이후 수행된 코드들에 의한 상기 컨트롤러의 동작 오류를 검출하는 디버거와 연결되고,
    상기 코드 실행부의 상기 중단 코드의 주소 수신 여부를 기초로 상기 디버거와 상기 프로세서부 및 상기 초기화 제어부 중 어느 하나가 상기 인터페이싱부를 통해 연결되는 것을 특징으로 하는 컨트롤러.
  3. 제 1항에 있어서,
    상기 디버그 제어부 및 상기 코드 실행부는 프로세서에 의해 구동되는 펌웨어로서 구현되는 것을 특징으로 하는 컨트롤러.
  4. 제 1항에 있어서, 상기 초기화 제어부는,
    상기 디버그 제어부 및 상기 코드 실행부 중 적어도 하나의 초기화 동작의 개시를 제어하는 초기화 비트를 설정하는 것을 특징으로 하는 컨트롤러.
  5. 제 4항에 있어서,
    상기 초기화 비트는 상기 디버그 제어부 및 상기 코드 실행부 각각 설정되는 것을 특징으로 하는 컨트롤러.
  6. 제 5항에 있어서,
    상기 초기화 제어부가 초기화 동작을 개시한 후, 상기 디버그 제어부 및 상기 코드 실행부는 초기화 동작을 보류하도록, 상기 초기화 비트가 설정되는 것을 특징으로 하는 컨트롤러.
  7. 제 6항에 있어서, 상기 초기화 제어부는,
    상기 디버그 제어부가 초기화 동작을 개시하도록 상기 초기화 비트를 변경하는 것을 특징으로 하는 컨트롤러.
  8. 제 7항에 있어서,
    상기 디버그 제어부가 초기화 동작을 개시한 후 상기 중단 코드의 주소가 설정되기 전까지 상기 코드 실행부가 초기화 동작을 보류하도록, 상기 초기화 비트가 설정되는 것을 특징으로 하는 컨트롤러.
  9. 제 7항에 있어서,
    상기 디버그 제어부가 초기화 동작을 개시하면, 상기 디버그 제어부는 상기 중단 코드 설정 요청을 수신하여, 상기 코드 실행부의 동작이 정지되도록 하는 상기 중단 코드의 주소를 설정하는 것을 특징으로 하는 컨트롤러.
  10. 제 9항에 있어서,
    상기 디버그 제어부에 의해 상기 중단 코드의 주소가 설정되면, 상기 초기화 제어부는 상기 코드 실행부가 초기화 동작을 개시하도록 상기 초기화 비트를 변경하는 것을 특징으로 하는 컨트롤러.
  11. 제 10항에 있어서, 상기 코드 실행부는,
    상기 코드 메모리에 저장된 코드들을 시작 코드부터 순차적으로 수신하고, 상기 시작 코드 이후 수신되는 코드의 주소 및 상기 중단 코드의 주소가 일치하는지 판단하는 것을 특징으로 하는 컨트롤러.
  12. 제 11항에 있어서, 상기 코드 실행부는,
    상기 시작 코드 이후 수신된 코드의 주소 및 상기 중단 코드의 주소가 일치하면, 수신된 코드를 실행하는 동작을 정지하는 것을 특징으로 하는 컨트롤러.
  13. 제 11항에 있어서, 상기 코드 실행부는,
    상기 시작 코드 이후 수신된 코드의 주소 및 상기 중단 코드의 주소가 일치하지 않으면, 수신된 코드를 실행하는 것을 특징으로 하는 컨트롤러.
  14. 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    코드 메모리에 저장된 동작을 수행하는데 사용되는 코드들 중 중단 코드의 주소를 설정하는 디버그 제어부의 초기화 동작을 수행하는 단계;
    상기 중단 코드의 주소를 설정하는 단계; 및
    상기 코드 메모리에 저장된 코드들을 실행하는 코드 실행부의 초기화 동작을 수행하는 단계;를 포함하는 컨트롤러의 동작 방법.
  15. 제 14항에 있어서, 상기 디버그 제어부의 초기화 동작을 수행하는 단계는,
    상기 디버그 제어부의 초기화 동작의 개시를 제어하는 초기화 비트를 설정하는 단계를 포함하는 것을 특징으로 하는 컨트롤러의 동작 방법.
  16. 제 15항에 있어서,
    상기 중단 코드의 주소가 설정되면 상기 코드 실행부가 초기화 동작을 개시하도록 상기 초기화 비트를 변경하는 것을 특징으로 하는 컨트롤러의 동작 방법.
  17. 제 14항에 있어서,
    상기 중단 코드의 주소를 기초로 상기 코드 메모리에 저장된 코드들을 실행하는 단계를 더 포함하는 컨트롤러의 동작 방법.
  18. 제 17항에 있어서, 상기 코드 메모리에 저장된 코드들을 실행하는 단계에서는,
    상기 코드 메모리에 저장된 코드들을 시작 코드부터 순차적으로 수신하고, 상기 시작 코드 이후 수신되는 코드의 주소 및 상기 중단 코드의 주소가 일치하는지 판단하는 것을 특징으로 하는 컨트롤러의 동작 방법.
  19. 제 18항에 있어서, 상기 코드 메모리에 저장된 코드들을 실행하는 단계에서는,
    상기 시작 코드 이후 수신된 코드의 주소 및 상기 중단 코드의 주소가 일치하면, 상기 시작 코드 이후 수신된 코드를 수행하는 동작을 중단하는 컨트롤러의 동작 방법.
  20. 제 18항에 있어서, 상기 코드 메모리에 저장된 코드들을 실행하는 단계에서는,
    상기 시작 코드 이후 수신된 코드의 주소 및 상기 중단 코드의 주소가 일치하지 않으면, 상기 시작 코드 이후 수신된 코드를 수행하는 것을 특징으로 하는 컨트롤러의 동작 방법.
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