KR20220046299A - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 향상된 동작 속도를 가진 스토리지 장치는, 복수의 메모리 영역들을 포함하는 메모리 장치, 상기 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제1 패리티 정보를 저장하는 버퍼 메모리, 및 상기 복수의 메모리 영역들 중 상기 하나 이상의 제1 메모리 영역들을 제외한 하나 이상의 제2 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제2 패리티 정보를 저장하고, 서든 파워 오프가 발생되면, 상기 제1 패리티 정보 및 상기 제2 패리티 정보 중 일부를 포함하는 덤프 패리티 정보를 상기 메모리 장치에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 동작 속도를 가진 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 스토리지 장치는 복수의 메모리 영역들을 포함하는 메모리 장치, 상기 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제1 패리티 정보를 저장하는 버퍼 메모리, 및 상기 복수의 메모리 영역들 중 상기 하나 이상의 제1 메모리 영역들을 제외한 하나 이상의 제2 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제2 패리티 정보를 저장하고, 서든 파워 오프가 발생되면, 상기 제1 패리티 정보 및 상기 제2 패리티 정보 중 일부를 포함하는 덤프 패리티 정보를 상기 메모리 장치에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른, 복수의 메모리 영역들을 포함하는 메모리 장치 및 버퍼 메모리를 제어하는 메모리 컨트롤러는, 상기 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제1 패리티 정보를 상기 버퍼 메모리에 제공하고, 상기 복수의 메모리 영역들 중 상기 하나 이상의 제1 메모리 영역들을 제외한 하나 이상의 제2 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제2 패리티 정보를 저장하는 패리티 정보 제어부, 및 서든 파워 오프가 발생되면, 상기 제1 패리티 정보 및 상기 제2 패리티 정보 중 일부를 포함하는 덤프 패리티 정보를 상기 메모리 장치에 저장하도록 상기 메모리 장치를 제어하는 서든 파워 오프 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른, 스토리지 장치의 동작 방법은, 복수의 메모리 영역들에 저장되는 데이터에 대한 패리티를 포함하는 패리티 정보를 버퍼 메모리 및 메모리 컨트롤러에 저장하는 단계, 서든 파워 오프에 응답하여, 상기 패리티 정보에 포함된 패리티들 중 일부를 메모리 장치에 저장하는 단계, 상기 서든 파워 오프 이후에 파워 온에 응답하여, 상기 일부의 패리티들을 상기 메모리 컨트롤러로 제공하는 단계, 및 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 상기 일부의 패리티들에 포함되는지 여부에 따라, 상기 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 생성하는 단계를 포함할 수 있다.
본 기술에 따르면 향상된 동작 속도를 가진 스토리지 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 패리티를 생성하는 예를 설명하기 위한 도면이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 데이터와 패리티의 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 존의 개념 및 존과 패리티의 관계를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 서든 파워 오프 복구 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 서든 파워 오프 발생 시 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 파워 온 시 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 11a 및 11b는 본 발명의 일 실시 예에 따른 패리티를 재생성하는 예를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 패리티를 재생성하는 방법을 설명하기 위한 순서도이다.
도 14는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100), 버퍼 메모리(300), 및 메모리 장치(100)와 버퍼 메모리(300)의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(400)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(400)로부터 제공되는 리드 요청은 호스트(400)가 스토리지 장치(50)에 저장할 것을 요청했던 원본 데이터를 다시 호스트(400)에게 제공할 것을 요청하는 것이다. 메모리 컨트롤러(200)는 원본 데이터에 대해서 에러 정정 인코딩을 수행하여, 에러 정정을 위한 패리티 데이터가 포함된 쓰기 데이터를 생성한다. 메모리 컨트롤러(200)는 쓰기 데이터가 메모리 장치(100)에 저장되도록 메모리 장치(100)를 제어할 수 있다.
이후, 호스트(400)의 리드 요청에 응답하여, 메모리 컨트롤러(200)는 호스트(400)의 리드 요청에 대응되는 데이터를 메모리 장치(100)로부터 획득하기 위해서 리드 커맨드 및 리드할 데이터가 저장된 메모리 셀들의 위치를 나타내는 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 장치(100)는 디폴트 리드 전압을 이용하여 리드 동작을 수행할 수 있다. 리드 전압은 메모리 셀에 저장된 데이터를 식별하기 위해 인가되는 전압일 수 있다. 디폴트 리드 전압은 메모리 장치(100)의 생산 과정에서 테스트를 통해 결정된 리드 전압일 수 있다.
메모리 장치(100)는 수신된 물리 어드레스에 저장된 데이터를 디폴트 리드 전압을 이용하여 리드한 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다. 메모리 컨트롤러(200)는 리드 데이터에 대해서 에러 정정 디코딩을 수행할 수 있다.
에러 정정 디코딩은 리드 데이터에 포함된 에러 비트를 정정하여 원본 데이터를 획득하는 동작일 수 있다. 에러 정정 디코딩은 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 에러 비트의 수 이하인지 여부에 따라 성공 또는 실패할 수 있다. 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 에러 비트의 수 이하이면 에러 정정 디코딩은 패스될 수 있다. 반대로 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 에러 비트의 수를 초과하면, 에러 정정 디코딩은 페일될 수 있다. 에러 정정 디코딩이 패스되면, 호스트(400)가 리드 요청한 논리 어드레스에 대응되는 원본 데이터가 획득될 수 있다. 따라서, 에러 정정 디코딩이 패스되면, 메모리 장치(100)가 수행한 리드 동작은 패스될 수 있다. 에러 정정 디코딩에 실패하면, 원본 데이터가 획득될 수 없고, 메모리 장치(100)가 수행한 리드 동작은 페일될 수 있다.
리드 동작이 페일되면, 메모리 컨트롤러(200)는 원본 데이터가 획득될 때까지 복수의 복구 알고리즘들을 수행할 수 있다. 복수의 복구 알고리즘들은 미리 설정된 순서에 따라 수행될 수 있다. 복잡도가 높은 복구 알고리즘이 수행될수록 원본 데이터가 획득될 가능성은 증가되지만, 그만큼 메모리 컨트롤러(200)가 수행할 동작 또는 연산들의 양이 증가하므로, 오버헤드 또한 증가될 수 있다. 실시 예에서, 메모리 컨트롤러(200)는 복잡도가 낮은 복구 알고리즘에서 복잡도가 높은 복구 알고리즘 순으로 수행할 수 있다. 어느 하나의 복구 알고리즘에 의해 원본 데이터가 획득되는 경우, 나머지 복구 알고리즘들은 수행되지 않을 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청에 따라 메모리 장치(100)에 저장될 데이터를 임시로 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 버퍼 메모리(300)에 저장되는 데이터는, 논리 어드레스에 따라 버퍼 메모리(300)내 미리 할당된 영역(미도시)에 저장될 수 있다.
한 번의 프로그램 동작으로 메모리 장치(100)에 입력되는 데이터의 크기는 프로그램 단위로 언급될 수 있다. 호스트(400)로부터 수신한 프로그램 요청에 따라 입력되는 데이터의 크기와 메모리 장치(100)의 프로그램 단위는 상이할 수 있다. 따라서, 메모리 컨트롤러(200)는 호스트(400)의 프로그램 요청에 따라 수신되는 데이터를 버퍼 메모리(300)에 저장할 수 있다. 이후, 메모리 컨트롤러(200)는 버퍼 메모리(300)에 저장된 데이터의 크기가 프로그램 단위가 되면 메모리 장치(100)에 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다.
버퍼 메모리(300)는 휘발성 메모리 장치일 수 있다. 따라서, 전원이 차단되면, 버퍼 메모리(300)에 저장된 데이터는 유지되지 않을 수 있다.
도 1을 참조하면, 버퍼 메모리(300)는 스토리지 장치(50)에 포함되면서, 메모리 컨트롤러(200)의 외부에 위치한 것으로 도시되어 있으나, 다양한 실시 예에서, 메모리 컨트롤러(200) 내부에 위치할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
본 발명의 실시 예에 따르면, 리드 동작 시에, 어드레스 디코더(130)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 레벨의 리드 패스 전압을 인가할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)을 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들을 제어할 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 것이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 패리티를 생성하는 예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(200)은 메모리 장치(100)에 저장될 데이터(DATA)를 이용하여 데이터(DATA)에 대한 패리티(Parity)를 생성할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 데이터(DATA)를 이용하여 패리티(Parity)를 생성하기 위한 연산 동작을 수행할 수 있다. 연산 동작은 다양한 방법이 존재할 수 있으나, 본 실시 예에서는 배타적 논리합 (XOR) 연산 동작을 예시로써 설명한다.
배타적 논리합 연산 동작 및 데이터 복구 방법을 예시적으로 설명하면 다음과 같다.
예를 들어, 데이터(DATA)는 제1 데이터 및 제2 데이터를 포함할 수 있다. 제1 데이터 청크가 나타내는 데이터는 “1101 0011”로 가정한다. 제2 데이터가 나타내는 데이터는 “0011 1011”로 가정한다. 메모리 컨트롤러(200)는 제1 데이터 및 제2 데이터에 배타적 논리합 연산 동작을 수행할 수 있다. 그 결과 패리티(Parity)가 생성될 수 있다. 구체적으로, 패리티(Parity)는 “1110 1000”일 수 있다. 이후에 데이터(DATA)와 패리티(Parity)가 메모리 장치(100)에 저장될 수 있다.
메모리 장치(100)에 저장된 제1 데이터에 대한 리드 동작을 수행한 결과, 에러가 발생할 수 있다. 이 경우, 메모리 컨트롤러(200)는 제2 데이터 및 패리티(Parity)를 리드하고, 배타적 논리합(XOR) 연산 동작이 수행될 수 있다. 즉, “0011 1011”과 “1110 1000”을 배타적 논리합 연산하면, “1101 0011”이 생성될 수 있다. 따라서 에러가 발생한 제1 데이터가 복구될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 데이터와 패리티의 관계를 설명하기 위한 도면이다.
도 5a 내지 도 5c에서, 메모리 장치(100)는 복수의 플레인들을 포함할 수 있다. 다만 설명의 편의를 위하여, 본 명세서에서는 메모리 장치(100)는 2개의 플레인(Plane 1, Plane 2)을 포함하는 것으로 가정한다. 하나의 플레인은 제1 메모리 블록 내지 제i 메모리 블록(BLK1~BLKi)들을 포함할 수 있고, 하나의 메모리 블록은 제1 페이지 내지 제k 페이지(Page 1~Page k)를 포함할 수 있다.
일 실시 예에서, 미리 설정된 크기의 데이터마다 하나의 패리티가 생성될 수 있다.
예를 들어, 메모리 장치(100)에 포함된 메모리 영역마다 하나의 패리티가 생성될 수 있다. 일 실시 예에서, 메모리 장치(100)는 복수의 메모리 영역들을 포함할 수 있다. 이때, 메모리 영역은 데이터가 저장되는 단위일 수 있다. 또한, 메모리 영역은 패리티가 생성되는 단위일 수 있다. 예를 들어, 메모리 영역은 페이지 단위, 메모리 블록 단위, 플레인 단위 등으로 구성될 수 있다. 메모리 영역의 단위는 초기 설정에 따라 다양할 수 있다.
도 5a는 하나의 페이지에 저장되는 데이터마다 하나의 패리티가 생성되는 예를 나타낸 도면이다. 도 5a를 참조하면, 각 페이지는 데이터(DATA) 및 데이터(DATA)에 대한 패리티(Parity)를 저장할 수 있다. 이때, 패리티(Parity)는 하나의 페이지에 저장되는 데이터(DATA)에 배타적 논리합 연산 동작을 적용하여 생성될 수 있다.
도 5b는 2개의 페이지에 저장되는 데이터마다 하나의 패리티가 생성되는 예를 나타낸 도면이다. 도 5b를 참조하면, 각 페이지는 데이터(DATA)를 저장하고, 2개의 페이지마다 하나의 패리티(Parity)가 저장될 수 있다. 이때, 패리티(Parity)는 2개의 페이지에 저장되는 데이터(DATA)에 배타적 논리합 연산 동작을 적용하여 생성될 수 있다.
도 5c는 4개의 페이지에 저장되는 데이터마다 하나의 패리티가 생성되는 예를 나타낸 도면이다. 도 5c를 참조하면, 각 페이지는 데이터(DATA)를 저장하고, 4개의 페이지마다 하나의 패리티(Parity)가 저장될 수 있다. 이때, 패리티(Parity)는 4개의 페이지에 저장되는 데이터(DATA)에 배타적 논리합 연산 동작을 적용하여 생성될 수 있다.
한편, 상술한 예에서는 서로 상이한 플레인들에 포함된 페이지들 사이에 패리티가 생성되는 것으로 예시하였으나, 실시 예에 따라 동일한 플레인들에 포함된 페이지들 사이에서도 패리티가 생성될 수 있다.
또한, 상술한 예에서는 페이지 단위마다 패리티가 생성되는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니고, 실시 예에 따라 메모리 블록 단위 또는 플레인 단위마다 패리티가 생성될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 존의 개념 및 존과 패리티의 관계를 설명하기 위한 도면이다.
도 6에서, 복수의 존들은 제1 존(Zone 1) 내지 제N 존(Zone N)을 포함할 수 있다. 복수의 존들은 각각 복수의 메모리 블록들을 포함할 수 있다. 실시 예에서, 복수의 존들 각각에 포함된 메모리 블록들의 개수는 서로 상이하거나, 같을 수 있다. 존은 호스트로부터 입력되는 논리 어드레스들로 구성된 논리 어드레스 그룹에 대응되는 저장 영역일 수 있다. 구체적으로. 복수의 존들은 각각 대응되는 논리 어드레스 그룹들에 대응되는 데이터를 저장하는 영역일 수 있다. 예를 들어, 제1 존(Zone 1)은 제1 메모리 블록 그룹(LBA Group 1)에 대응되는 데이터를 저장하는 영역일 수 있다. 또한, 제2 존(Zone 2)은 제2 메모리 블록 그룹(LBA Group 2)에 대응되는 데이터를 저장하는 영역일 수 있다. 또한, 제3 존(Zone 3)은 제3 메모리 블록 그룹(LBA Group 3)에 대응되는 데이터를 저장하는 영역일 수 있다. 또한, 제N 존(Zone N)은 제N 메모리 블록 그룹(LBA Group N)에 대응되는 데이터를 저장하는 영역일 수 있다 이때, 논리 어드레스 그룹들은 각각 연속되는 논리 어드레스들을 포함할 수 있다.
일 실시 예에서, 각 존마다 하나의 패리티(Parity)가 생성될 수 있다. 예를 들어, 메모리 컨트롤러(200)는 복수의 존들 각각에 저장될 데이터를 이용하여 복수의 존들 각각에 저장될 데이터에 대한 패리티(Parity)를 생성할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 각 존에 저장될 데이터에 배타적 논리합 연산 동작을 적용하여 각 존에 대응되는 패리티(Parity)를 생성할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 서든 파워 오프 복구 동작을 설명하기 위한 도면이다.
도 7에서, 메모리 컨트롤러(200)는 4개의 패리티를 저장할 수 있는 것으로 가정한다. 다만, 이는 일 실시 예에 불과하며, 메모리 컨트롤러(200)에 저장될 수 있는 패리티의 개수는 다양할 수 있다.
도 7을 참조하면, 패리티 정보는 메모리 영역을 나타내는 메타 데이터 및 메모리 영역에 저장되는 데이터에 대한 패리티를 포함할 수 있다. 예를 들어, 제1 메모리 영역에 대응되는 패리티 정보는 제1 메모리 영역을 나타내는 메타 데이터(Meta) 및 제1 메모리 영역에 저장되는 데이터에 대한 패리티(Parity1)를 포함할 수 있다.
한편, 스토리지 장치(50)가 동작하던 중 스토리지 장치(50)에 전원이 갑작스럽게 차단되는 서든 파워 오프(Sudden power off, SPO)가 발생할 수 있다. 서든 파워 오프 상황이 발생한 후 다시 전원이 공급되면, 즉, 파워 온(power on) 상황이 되면, 스토리지 장치(50)는 서든 파워 오프 복구 동작을 수행할 수 있다.
예를 들어, 서든 파워 오프가 발생되기 전에 메모리 컨트롤러(200) 및 버퍼 메모리(300)에 각각 복수의 메모리 영역들에 대한 패리티 정보를 저장한 것으로 가정한다. 이때, 서든 파워 오프가 발생되면, 메모리 컨트롤러(200) 및 버퍼 메모리(300)에 저장된 패리티 정보를 메모리 장치(100)에 덤프(dump)하지 않기 때문에, 메모리 컨트롤러(200) 및 버퍼 메모리(300)에 저장된 패리티 정보는 삭제된다. 따라서, 서든 파워 오프가 발생된 이후에 파워 온되면, 메모리 컨트롤러(200)는 복수의 메모리 영역들에 대한 패리티 정보를 재생성한다. 이때, 복수의 메모리 영역의 크기가 클수록 재생성해야하는 패리티 정보의 크기가 커지기 때문에, 스토리지 장치(50)가 다시 동작하기 위한 시간이 길어진다는 문제점이 있다. 또한, 스토리지 장치(50)의 부팅 시간이 길어짐에 따라, 호스트(400)에서 발생하는 타임 아웃 오류로 인해 호스트(400)가 스토리지 장치(50)에 대한 인식을 실패하는 문제점이 있다.
본 발명의 일 실시 예에 따르면, 서든 파워 오프 시 메모리 컨트롤러(200) 및 버퍼 메모리(300)에 저장된 패리티 정보 중 일부만 메모리 장치(100)에 저장하고, 파워 온 이후에 패리티가 생성되지 않은 메모리 영역에 대한 요청을 수신할 때 패리티를 생성함으로써, 스토리지 장치(50)의 동작 속도를 향상시키고, 호스트(400)의 스토리지 장치 인식률을 높일 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 8에 도시된 메모리 장치(100), 메모리 컨트롤러(200), 버퍼 메모리(300) 및 호스트(400)는 각각 도 1에 도시된 메모리 장치(100), 메모리 컨트롤러(200), 버퍼 메모리(300) 및 호스트(400)를 나타낼 수 있다.
도 8을 참조하면, 메모리 컨트롤러(200)는 패리티 정보 제어부(210) 및 서든 파워 오프 제어부(220)를 포함할 수 있다.
패리티 정보 제어부(210)는 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 생성할 수 있다. 일 실시 예에서, 호스트(400)로부터 입력되는 요청은 리드 요청 및 프로그램 요청 중 적어도 하나 이상을 포함할 수 있다. 일 실시 예에서, 패리티 정보 제어부(210)는 XOR 가속 엔진을 이용하여 구현될 수 있다.
일 실시 예에서, 패리티 정보 제어부(210)는 패리티 정보 생성부(211) 및 패리티 정보 저장부(212)를 포함할 수 있다.
일 실시 예에서, 패리티 정보 생성부(211)는 복수의 메모리 영역들에 저장될 데이터에 대한 패리티를 산출할 수 있다. 예를 들어, 패리티 정보 생성부(211)는 복수의 메모리 영역들에 저장될 데이터를 이용하여 배타적 논리합 연산 동작을 수행할 수 있다. 패리티 정보 생성부(211)는 배타적 논리합 연산 동작에 따라 복수의 메모리 영역들에 저장될 데이터에 대한 패리티를 생성할 수 있다.
일 실시 예에서, 패리티 정보 생성부(211)는 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제1 패리티 정보를 생성할 수 있다. 이후, 패리티 정보 생성부(211)는 제1 패리티 정보를 패리티 정보 저장부(212)에 제공할 수 있다.
패리티 정보 저장부(212)는 패리티 정보를 저장할 수 있다.
또한, 패리티 정보 생성부(211)는 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들을 제외한 하나 이상의 제2 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제2 패리티 정보를 생성할 수 있다.
이때, 패리티 정보 저장부(212)에 패리티를 저장할 공간이 없으면, 패리티 정보 저장부(212)는 현재 저장된 패리티 정보에 포함된 패리티들 중 일부를 메모리 장치(100) 또는 버퍼 메모리(300)로 제공할 수 있다. 예를 들어, 패리티 정보 저장부(212)가 제1 패리티 정보를 메모리 장치(100)로 제공하는 경우, 메모리 장치(100)는 제1 패리티 정보를 저장할 수 있다. 또한, 패리티 정보 저장부(212)가 제1 패리티 정보를 버퍼 메모리(300)로 제공하는 경우, 버퍼 메모리(300)는 제1 패리티 정보를 저장할 수 있다.
이후, 패리티 정보 저장부(212)에 저장 공간이 생기면, 패리티 정보 생성부(211)는 패리티 정보 저장부(212)로 제2 패리티 정보를 제공할 수 있다.
다시 말하면, 패리티 정보 저장부(212), 메모리 장치(100) 및 버퍼 메모리(300) 각각에 저장되는 패리티 정보는 서로 상이할 수 있다. 즉, 패리티 정보 저장부(212), 메모리 장치(100) 및 버퍼 메모리(300)는 서로 상이한 데이터에 대한 패리티를 저장할 수 있다.
서든 파워 오프 제어부(220)는 서든 파워 오프가 발생되면 서든 파워 오프의 발생을 감지하고, 서든 파워 오프 복구 동작을 수행할 수 있다.
일 실시 예에서, 서든 파워 오프 제어부(220)는 서든 파워 오프가 발생되면, 제1 패리티 정보 및 제2 패리티 정보 중 일부를 포함하는 덤프 패리티 정보를 메모리 장치(100)에 저장하도록 메모리 장치(100)를 제어할 수 있다. 이때, 덤프 패리티 정보는 서든 파워 오프 발생 시 메모리 장치(100)에 저장되는 패리티 정보를 나타낼 수 있다. 일 실시 예에서, 덤프 패리티 정보는 패리티 정보 저장부(212)에 저장된 패리티 정보인 제2 패리티 정보를 포함할 수 있다. 또한, 일 실시 예에서, 덤프 패리티 정보는 버퍼 메모리(300)에 저장된 패리티 정보인 제1 패리티 정보 중 일부를 포함할 수 있다.
예를 들어, 서든 파워 오프 제어부(220)는 서든 파워 오프가 발생되면, 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 저장된 패리티들 중 일부를 메모리 장치(100)에 저장하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 서든 파워 오프 제어부(220)는 패리티 정보 저장부(212)에 저장된 제2 패리티 정보를 메모리 장치(100)에 저장하도록 메모리 장치(100) 및 패리티 정보 저장부(212)를 제어할 수 있다. 또한, 서든 파워 오프 제어부(220)는 제2 패리티 정보를 메모리 장치(100)에 제공한 이후에, 버퍼 메모리(300)에 저장된 제1 패리티 정보 중 일부를 메모리 장치(100)에 제공할 수 있다. 즉, 서든 파워 오프 발생 시 일시적으로 전원을 공급하는 POSCAP과 같은 비상 전원 공급 장치의 용량에 따라, 서든 파워 오프 발생 시 메모리 장치(100)에 저장되는 패리티 정보의 크기가 상이할 수 있다.
일 실시 예에서, 서든 파워 오프 제어부(220)는 서든 파워 오프가 발생된 이후에 파워가 온되면, 덤프 패리티 정보를 패리티 정보 저장부(212)로 제공하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 서든 파워 오프 제어부(220)는 서든 파워 오프 발생 시 메모리 장치(100)에 저장되었던 덤프 패리티 정보를 다시 패리티 정보 저장부(212)로 제공하는 '리빌드 동작'을 수행할 수 있다. 이에 따라, 서든 파워 오프가 발생하더라도 일부의 패리티 정보를 메모리 장치(100)에 저장함으로써, 패리티를 생성하는데 소요되는 시간을 줄일 수 있다.
한편, 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 저장되어 있던 패리티들 중 덤프 패리티 정보에 포함된 패리티들을 제외한 나머지 패리티들은 서든 파워 오프에 의해 삭제된다. 따라서, 파워 온 이후에 삭제된 패리티들을 복구하기 위한 방안이 필요하다.
일 실시 예에서, 패리티 정보 생성부(211)는 파워가 온된 후 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 덤프 패리티 정보에 존재하지 않으면, 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 생성할 수 있다.
예를 들어, 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 존재하지 않으면, 패리티 정보 생성부(211)는 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 생성할 수 있다.
또한, 일 실시 예에서, 메모리 장치(100)는 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들 및 하나 이상의 제2 메모리 영역들을 제외한 하나 이상의 제3 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제3 패리티 정보를 저장할 수 있다.
구체적으로, 메모리 장치(100)는 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 저장되지 않은 패리티들을 저장할 수 있다. 이때, 메모리 장치(100)에 저장되는 패리티들은 미리 설정된 크기를 갖는 데이터를 이용하여 생성된 것일 수 있다. 미리 설정된 크기는 하나의 패리티를 생성하기 위한 데이터의 크기를 나타낼 수 있다.
일 실시 예에서, 패리티 정보 생성부(211)는 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 덤프 패리티 정보 및 제3 패리티 정보에 존재하지 않으면, 호스트(400)로부터 요청된 동작에 대응되는 데이터에 대한 패리티를 생성할 수 있다.
예를 들어, 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 메모리 장치(100), 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 존재하지 않으면, 패리티 정보 생성부(211)는 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 생성할 수 있다.
본 발명의 실시 예에 따르면, 호스트(400)로부터 입력되는 요청에 따라 삭제된 패리티를 재생성함으로써, 파워 온 시 스토리지 장치(50)의 동작 시간을 줄여 향상된 동작 속도를 갖는 스토리지 장치(50)를 제공할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 서든 파워 오프 발생 시 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 서든 파워 오프 제어부(220)는 서든 파워 오프를 감지할 수 있다. 이때, 서든 파워 오프 제어부(220)는 패리티 정보 저장부(212), 메모리 장치(100) 및 버퍼 메모리(300)에 각각 제어 신호(Ctrl)를 전달할 수 있다.
예를 들어, 서든 파워 오프 제어부(220)는 패리티 정보 저장부(212)에 저장된 제2 패리티 정보(Parity2)를 메모리 장치(100)에 제공하도록 패리티 정보 저장부(212)를 제어할 수 있다. 또한, 서든 파워 오프 제어부(220)는 제2 패리티 정보(Parity2)를 저장하도록 메모리 장치(100)를 제어할 수 있다.
또한, 서든 파워 오프 제어부(220)는 버퍼 메모리(300)에 저장된 제1 패리티 정보(Parity1) 중 일부를 메모리 장치(100)에 제공하도록 버퍼 메모리(300)를 제어할 수 있다. 또한, 서든 파워 오프 제어부(220)는 제1 패리티 정보(Parity1)를 저장하도록 메모리 장치(100)를 제어할 수 있다. 즉, 비상 전원 공급 장치(미도시)를 통해 전원을 유지시킬 수 있는 시간 동안, 서든 파워 오프 제어부(220)는 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 저장된 패리티들 중 최대한 많은 패리티들을 메모리 장치(100)에 저장할 수 있다.
이에 따라, 메모리 장치(100)는 제1 패리티 정보(Parity1) 중 일부 및 제2 패리티 정보(Parity2)를 포함하는 덤프 패리티 정보(Dump parity)를 저장할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 파워 온 시 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 서든 파워 오프가 발생된 이후에 파워 온되면, 서든 파워 오프 제어부(220)는 메모리 장치(100)에 저장된 덤프 패리티 정보(Dump parity)를 리드하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 서든 파워 오프 제어부(220)는 메모리 장치(100)에 제어 신호(Ctrl)를 전달하여 덤프 패리티 정보(Dump parity)를 패리티 정보 저장부(212)에 제공하도록 메모리 장치(100)를 제어할 수 있다.
또한, 실시 예에서, 서든 파워 오프 제어부(220)는 메모리 장치(100)에 제어 신호(Ctrl)를 전달하여 덤프 패리티 정보(Dump parity)를 버퍼 메모리(300)에 제공하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 덤프 패리티 정보(Dump parity)의 크기가 패리티 정보 저장부(212)의 용량을 초과하면, 서든 파워 오프 제어부(220)는 덤프 패리티 정보(Dump parity)를 버퍼 메모리(300)에 제공하도록 메모리 장치(100)를 제어할 수 있다.
도 11a 및 11b는 본 발명의 일 실시 예에 따른 패리티를 재생성하는 예를 설명하기 위한 도면이다.
도 11a 및 11b에서, 패리티 정보 저장부(212)는 4개의 패리티를 저장하는 것으로 가정한다. 또한, 도 11a 및 11b는 서든 파워 오프가 발생된 이후에 파워 온된 상황인 것으로 가정한다.
도 11a는 패리티를 재생성하기 위해 패리티 정보 저장부(212)에 저장된 어느 하나의 패리티를 메모리 장치(100)로 제공하는 예를 설명하기 위한 도면이다.
도 11a를 참조하면, 일 실시 예에서, 패리티 정보 저장부(212)는 호스트(400)로부터 요청이 입력된 시점에 메모리 컨트롤러(200)에 저장된 패리티들의 크기가 임계 값 이상인 경우, 메모리 컨트롤러(200)에 저장된 패리티들 중 미리 설정된 크기를 갖는 데이터를 이용하여 생성된 패리티를 메모리 장치(100)로 제공할 수 있다. 이때, 미리 설정된 크기는 하나의 패리티를 생성하기 위한 데이터의 크기를 나타낼 수 있다. 또한, 임계 값은 메모리 컨트롤러(200)에 저장될 수 있는 패리티의 크기를 나타낼 수 있다.
예를 들어, 호스트(400)로부터 프로그램 요청을 수신하는 경우, 패리티 정보 생성부(211)는 메모리 장치(100), 패리티 정보 저장부(212) 및 버퍼 메모리(300)에서 프로그램 요청에 대응되는 데이터(DATA7)에 대한 패리티를 확인할 수 있다. 메모리 장치(100), 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 프로그램 요청에 대응되는 데이터(DATA7)에 대한 패리티가 없는 경우, 패리티 정보 생성부(211)는 프로그램 요청에 대응되는 데이터(DATA7)에 대한 패리티를 생성할 수 있다.
이때, 패리티 정보 저장부(212)에 패리티를 저장할 공간이 없으므로, 패리티 정보 저장부(212)는 어느 하나의 패리티를 메모리 장치(100) 및 버퍼 메모리(300) 중 하나에 제공할 수 있다. 예를 들어, 제2 패리티(Parity2)가 미리 설정된 크기를 갖는 데이터를 이용하여 생성된 경우, 패리티 정보 저장부(212)는 제2 패리티(Parity2)를 메모리 장치(100)로 제공할 수 있다. 또한, 메모리 장치(100)는 제2 패리티(Parity2)를 제2 데이터(DATA2)와 함께 저장할 수 있다.
이후, 패리티 정보 생성부(211)는 프로그램 요청에 대응되는 데이터(DATA7)에 대한 제7 패리티(Parity7)를 생성하고, 제7 패리티(Parity7)를 패리티 정보 저장부(212)에 제공할 수 있다.
도 11b는 패리티를 재생성하기 위해 패리티 정보 저장부(212)에 저장된 어느 하나의 패리티를 버퍼 메모리(300)로 제공하는 예를 설명하기 위한 도면이다.
도 11b를 참조하면, 일 실시 예에서, 패리티 정보 저장부(212)는 메모리 컨트롤러(200)에 미리 설정된 크기를 갖는 데이터를 이용하여 생성된 데이터가 존재하지 않으면, 메모리 컨트롤러(200)에 저장된 패리티들 중 메모리 컨트롤러(200)에 의해 이용된 시점이 가장 오래된 메모리 영역에 저장되는 데이터에 대한 패리티를 버퍼 메모리(300)로 제공할 수 있다.
예를 들어, 호스트(400)로부터 프로그램 요청을 수신하는 경우, 패리티 정보 생성부(211)는 메모리 장치(100), 패리티 정보 저장부(212) 및 버퍼 메모리(300)에서 프로그램 요청에 대응되는 데이터(DATA7)에 대한 패리티를 확인할 수 있다. 메모리 장치(100), 패리티 정보 저장부(212) 및 버퍼 메모리(300)에 프로그램 요청에 대응되는 데이터(DATA7)에 대한 패리티가 없는 경우, 패리티 정보 생성부(211)는 프로그램 요청에 대응되는 데이터(DATA7)에 대한 패리티를 생성할 수 있다.
이때, 패리티 정보 저장부(212)에 패리티를 저장할 공간이 없으므로, 패리티 정보 저장부(212)는 어느 하나의 패리티를 메모리 장치(100) 및 버퍼 메모리(300) 중 하나에 제공할 수 있다. 예를 들어, 패리티 정보 저장부(212)에 미리 설정된 크기를 갖는 데이터를 이용하여 생성된 패리티가 존재하지 않는 경우, 패리티 정보 저장부(212)는 가장 접근이 오래된 메모리 영역에 저장되는 데이터에 대한 패리티를 버퍼 메모리(300)로 제공할 수 있다. 구체적으로, 제2 패리티(Parity2)에 대응되는 제2 메모리 영역에 대한 메모리 컨트롤러(200)의 접근이 가장 오래된 경우, 제2 패리티(Parity2)를 버퍼 메모리(300)로 제공할 수 있다. 또한, 버퍼 메모리는(300)는 제2 패리티(Parity2)를 제2 메모리 영역에 대한 메타 데이터(Meta2)와 함께 저장할 수 있다.
이후, 패리티 정보 생성부(211)는 프로그램 요청에 대응되는 데이터(DATA7)에 대한 제7 패리티(Parity7)를 생성하고, 제7 패리티(Parity7)를 패리티 정보 저장부(212)에 제공할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 도면이다.
도 12에 도시된 방법은 예를 들어, 도 1에 도시된 스토리지 장치(50)에 의해 수행될 수 있다.
도 12를 참조하면, 단계 S1201에서, 스토리지 장치(50)는 복수의 메모리 영역들에 저장되는 데이터에 대한 패리티를 포함하는 패리티 정보를 버퍼 메모리(300) 및 메모리 컨트롤러(200)에 저장할 수 있다. 이때, 메모리 컨트롤러(200) 및 버퍼 메모리(300)는 서로 상이한 데이터들에 대한 패리티들을 저장할 수 있다.
단계 S1203에서, 스토리지 장치(50)는 서든 파워 오프를 감지할 수 있다.
단계 S1205에서, 스토리지 장치(50)는 서든 파워 오프에 응답하여, 패리티 정보에 포함된 패리티들 중 일부를 메모리 장치(100)에 저장할 수 있다. 예를 들어, 스토리지 장치(50)는 메모리 컨트롤러(200)에 저장된 패리티들을 메모리 장치(100)에 저장할 수 있다. 또한, 스토리지 장치(50)는 버퍼 메모리(300)에 저장된 패리티들 중 일부도 메모리 장치(100)에 저장할 수 있다.
단계 S1207에서, 스토리지 장치(50)는 서든 파워 오프 이후에 파워 온에 응답하여, 메모리 장치(100)에 저장된 일부의 패리티들을 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 메모리 컨트롤러(200)에 패리티를 저장할 공간이 없는 경우, 스토리지 장치(50)는 메모리 장치(100)에 저장된 일부의 패리티들을 버퍼 메모리(300)로 제공할 수 있다.
단계 S1209에서, 스토리지 장치(50)는 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 메모리 장치(100), 메모리 컨트롤러(200) 또는 버퍼 메모리(300) 중 적어도 하나 이상에 저장된 일부의 패리티들에 포함되는지 여부에 따라, 호스트(400)로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 재생성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 패리티를 재생성하는 방법을 설명하기 위한 순서도이다.
예를 들어, 도 13에 도시된 순서도는 도 12에 도시된 단계 S1209를 구체화한 순서도일 수 있다.
도 13에 도시된 방법은 예를 들어, 도 1에 도시된 스토리지 장치(50)에 의해 수행될 수 있다.
도 13을 참조하면, 단계 S1301에서, 스토리지 장치(50)는 호스트(400)로부터 요청을 입력받을 수 있다. 이때, 요청은 리드 요청 또는 프로그램 요청일 수 있다.
단계 S1303에서, 스토리지 장치(50)는 호스트(400)로부터 제공된 데이터에 대한 패리티가 메모리 장치(100), 메모리 컨트롤러(200) 또는 버퍼 메모리(300) 중 적어도 하나 이상에 저장되었는지 여부를 확인할 수 있다.
단계 S1303에서의 확인 결과에 따라, 메모리 장치(100), 메모리 컨트롤러(200) 또는 버퍼 메모리(300) 중 적어도 하나 이상에 호스트(400)로부터 제공된 데이터에 대한 패리티가 존재하는 경우, 단계를 종료할 수 있다.
단계 S1303에서의 확인 결과에 따라, 메모리 장치(100), 메모리 컨트롤러(200) 또는 버퍼 메모리(300) 중 적어도 하나 이상에 호스트(400)로부터 제공된 데이터에 대한 패리티가 존재하지 않는 경우, 단계 S1305를 수행할 수 있다.
단계 S1305에서, 스토리지 장치(50)는 메모리 컨트롤러(200)에 저장 공간이 존재하는지 여부를 확인할 수 있다.
단계 S1305에서의 확인 결과에 따라, 메모리 컨트롤러(200)에 저장 공간이 존재하는 경우, 단계 S1307에서, 스토리지 장치(50)는 호스트(400)로부터 제공된 데이터에 대한 패리티를 재생성할 수 있다.
단계 S1305에서의 확인 결과에 따라, 메모리 컨트롤러(200)에 저장 공간이 존재하는 경우, 단계 S1309에서, 스토리지 장치(50)는 메모리 컨트롤러(200)에 저장된 어느 하나의 패리티를 메모리 장치(100) 또는 버퍼 메모리(300)로 제공할 수 있다. 이후, 단계 S1307에서, 스토리지 장치(50)는 호스트(400)로부터 제공된 데이터에 대한 패리티를 재생성할 수 있다.
도 14는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 1 및 도 14를 참조하면, 메모리 컨트롤러(200)는 프로세서(230), RAM(240), 에러 정정 회로(250), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(230)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. RAM(240)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
ROM(260)은 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다. 실시 예에서, 도 8을 참조하여 설명된 패리티 정보 제어부(210) 및 서든 파워 오프 제어부(220)는 ROM에 저장된 펌웨어일 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 버퍼 메모리
400: 호스트

Claims (20)

  1. 복수의 메모리 영역들을 포함하는 메모리 장치;
    상기 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제1 패리티 정보를 저장하는 버퍼 메모리; 및
    상기 복수의 메모리 영역들 중 상기 하나 이상의 제1 메모리 영역들을 제외한 하나 이상의 제2 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제2 패리티 정보를 저장하고, 서든 파워 오프가 발생되면, 상기 제1 패리티 정보 및 상기 제2 패리티 정보 중 일부를 포함하는 덤프 패리티 정보를 상기 메모리 장치에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하는, 스토리지 장치.
  2. 제1 항에 있어서, 상기 덤프 패리티 정보는,
    상기 제2 패리티 정보를 포함하는, 스토리지 장치.
  3. 제2 항에 있어서, 상기 덤프 패리티 정보는,
    상기 제1 패리티 정보 중 일부를 더 포함하는, 스토리지 장치.
  4. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 메모리 영역들에 저장될 데이터에 대한 패리티를 산출하여 상기 제1 패리티 정보 및 상기 제2 패리티 정보를 생성하고, 상기 제1 패리티 정보를 상기 버퍼 메모리로 제공하는, 스토리지 장치.
  5. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 서든 파워 오프가 발생된 이후에 파워가 온되면, 상기 메모리 장치로부터 상기 덤프 패리티 정보를 입력받아 저장하는, 스토리지 장치.
  6. 제5 항에 있어서, 상기 메모리 컨트롤러는,
    상기 파워가 온된 후 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 상기 덤프 패리티 정보에 존재하지 않으면, 상기 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 재생성하는, 스토리지 장치.
  7. 제6 항에 있어서, 상기 메모리 장치는,
    상기 복수의 메모리 영역들 중 상기 하나 이상의 제1 메모리 영역들 및 상기 하나 이상의 제2 메모리 영역들을 제외한 하나 이상의 제3 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제3 패리티 정보를 저장하고,
    상기 메모리 컨트롤러는,
    상기 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 상기 덤프 패리티 정보 및 상기 제3 패리티 정보에 존재하지 않으면, 상기 호스트로부터 요청된 동작에 대응되는 데이터에 대한 패리티를 재생성하는, 스토리지 장치.
  8. 제6 항에 있어서, 상기 호스트로부터 입력되는 요청은,
    리드 요청 및 프로그램 요청 중 적어도 하나 이상을 포함하는, 스토리지 장치.
  9. 제1 항에 있어서, 상기 복수의 메모리 영역들은,
    각각 페이지 단위, 메모리 블록 단위 또는 플레인 단위 중 어느 하나의 단위로 구성되는, 스토리지 장치.
  10. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 메모리 영역들에 저장될 데이터를 이용하여 배타적 논리합 연산 동작을 수행하고, 상기 배타적 논리합 연산 동작에 따라 상기 복수의 메모리 영역들에 저장될 데이터에 대한 패리티를 생성하는, 스토리지 장치.
  11. 제1 항에 있어서, 상기 메모리 장치는,
    호스트로부터 제공되는 연속된 논리 어드레스들의 그룹들에 각각 대응되는 복수의 존들 포함하고,
    상기 메모리 컨트롤러는,
    상기 복수의 존들 각각에 저장될 데이터를 이용하여 상기 복수의 존들 각각에 저장될 데이터에 대한 패리티를 생성하는 스토리지 장치.
  12. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    호스트로부터 요청이 입력된 시점에 상기 메모리 컨트롤러에 저장된 패리티들의 크기가 임계 값 이상인 경우, 상기 메모리 컨트롤러에 저장된 패리티들 중 미리 설정된 크기를 갖는 데이터를 이용하여 생성된 패리티를 상기 메모리 장치로 제공하는, 스토리지 장치.
  13. 제12 항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 컨트롤러에 상기 미리 설정된 크기를 갖는 데이터를 이용하여 생성된 데이터가 존재하지 않으면, 상기 메모리 컨트롤러에 저장된 패리티들 중 상기 메모리 컨트롤러에 의해 이용된 시점이 가장 오래된 메모리 영역에 저장되는 데이터에 대한 패리티를 상기 버퍼 메모리로 제공하는, 스토리지 장치.
  14. 복수의 메모리 영역들을 포함하는 메모리 장치 및 버퍼 메모리를 제어하는 메모리 컨트롤러에 있어서,
    상기 복수의 메모리 영역들 중 하나 이상의 제1 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제1 패리티 정보를 상기 버퍼 메모리에 제공하고, 상기 복수의 메모리 영역들 중 상기 하나 이상의 제1 메모리 영역들을 제외한 하나 이상의 제2 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제2 패리티 정보를 저장하는 패리티 정보 제어부; 및
    서든 파워 오프가 발생되면, 상기 제1 패리티 정보 및 상기 제2 패리티 정보 중 일부를 포함하는 덤프 패리티 정보를 상기 메모리 장치에 저장하도록 상기 메모리 장치를 제어하는 서든 파워 오프 제어부;를 포함하는, 메모리 컨트롤러.
  15. 제14 항에 있어서, 상기 덤프 패리티 정보는,
    상기 제2 패리티 정보를 포함하고, 상기 제1 패리티 정보 중 일부를 더 포함하는, 메모리 컨트롤러.
  16. 제14 항에 있어서, 상기 패리티 정보 제어부는,
    상기 복수의 메모리 영역들에 저장될 데이터에 대한 패리티를 산출하여 상기 제1 패리티 정보 및 상기 제2 패리티 정보를 생성하는 패리티 정보 생성부; 및
    상기 제2 패리티 정보를 저장하는 패리티 정보 저장부;를 포함하는 메모리 컨트롤러.
  17. 제16 항에 있어서, 상기 서든 파워 오프 제어부는,
    상기 서든 파워 오프가 발생된 이후에 파워가 온되면, 상기 덤프 패리티 정보를 상기 패리티 정보 저장부로 제공하도록 상기 메모리 장치를 제어하는, 메모리 컨트롤러.
  18. 제17 항에 있어서, 상기 패리티 정보 생성부는,
    상기 파워가 온된 후 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 상기 덤프 패리티 정보에 존재하지 않으면, 상기 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 재생성하는, 메모리 컨트롤러.
  19. 제18 항에 있어서, 상기 메모리 장치는,
    상기 복수의 메모리 영역들 중 상기 하나 이상의 제1 메모리 영역들 및 상기 하나 이상의 제2 메모리 영역들을 제외한 하나 이상의 제3 메모리 영역들 각각에 저장되는 데이터에 대한 패리티를 포함하는 제3 패리티 정보를 저장하고,
    상기 패리티 정보 생성부는,
    상기 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 상기 덤프 패리티 정보 및 상기 제3 패리티 정보에 존재하지 않으면, 상기 호스트로부터 요청된 동작에 대응되는 데이터에 대한 패리티를 재생성하는, 메모리 컨트롤러.
  20. 복수의 메모리 영역들에 저장되는 데이터에 대한 패리티를 포함하는 패리티 정보를 버퍼 메모리 및 메모리 컨트롤러에 저장하는 단계;
    서든 파워 오프를 감지하는 단계;
    상기 서든 파워 오프에 응답하여, 상기 패리티 정보에 포함된 패리티들 중 일부를 메모리 장치에 저장하는 단계;
    상기 서든 파워 오프 이후에 파워 온에 응답하여, 상기 일부의 패리티들을 상기 메모리 컨트롤러로 제공하는 단계; 및
    호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티가 상기 일부의 패리티들에 포함되는지 여부에 따라, 상기 호스트로부터 입력되는 요청에 대응되는 데이터에 대한 패리티를 재생성하는 단계;를 포함하는 스토리지 장치의 동작 방법.
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