KR102406449B1 - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 향상된 동작 속도를 갖는 향상된 동작 속도를 갖는 스토리지 장치는, 불휘발성 메모리 장치, 상기 불휘발성 메모리 장치를 제어하는데 관련된 데이터를 임시 저장하는 메인 메모리, 외부 호스트의 제어에 따라 상기 불휘발성 메모리 장치 및 상기 메인 메모리를 제어하는메모리 컨트롤러를 포함하고, 상기 메인 메모리는, 상기 메모리 컨트롤러로부터 수신한 쓰기 트랜잭션들 중 연속되는 어드레스를 갖는 쓰기트랜잭션들을 상기 메인 메모리의 버스트 랭쓰 단위로 병합 처리할 수 있다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
최근 엔터프라이즈(Enterprise) 서버 시장에서는 늘어나는 대역폭 요구와 소비 전력의 문제로 인해, 스토리지 장치(50)로 하드 디스크 드라이브 보다는 낸드 플래시 메모리를 포함하는 솔리드 스테이트 디스크(Solid State Disk: SSD)를 활용한다.
초기의 SSD 컨트롤러는 내부의 메모리를 데이터 버퍼 용도로 활용하였으나, 최근의 SSD 컨트롤러는 고속화 요구로 인해 데이터 버퍼(Buffer) 용도로 디램(Dram)을 사용하는 경우가 늘어나고 있다. 대부분의 엔터프라이즈 서버들은 데이터의 안정성 때문에 시스템 버스의 메인 메모리로 고가의 에러 정정 코드(Error Correction Code: ECC) 기능이 적용된 디램 모듈을 사용하고 있다.
본 발명의 실시 예는, 향상된 동작 속도를 갖는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 휘발성 메모리 장치를 제어하는 휘발성 메모리 컨트롤러는, 외부 호스트로부터 상기 휘발성 메모리 장치에 데이터를 저장할 것을 지시하는 쓰기 트랜잭션들을 수신하고, 상기 쓰기 트랜잭션들에 대응되는 데이터에 대한 에러 정정 인코딩을 수행한 코드워드들을 생성하는 에러 정정부 및 상기 쓰기 트랜잭션들 중 상기 휘발성 메모리의 버스트 랭쓰에 대응되는 쓰기 트랜잭션들을 병합한 병합 트랜잭션을 생성하고, 상기 병합 트랜잭션을 버스트 동작에 따라 상기 휘발성 메모리 장치에 제공하는 데이터 병합부;를 포함할 수 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리 장치, 상기 불휘발성 메모리 장치를 제어하는데 관련된 데이터를 임시 저장하는 메인 메모리, 외부 호스트의 제어에 따라 상기 불휘발성 메모리 장치 및 상기 메인 메모리를 제어하는메모리 컨트롤러를 포함하고, 상기 메인 메모리는, 상기 메모리 컨트롤러로부터 수신한 쓰기 트랜잭션들 중 연속되는 어드레스를 갖는 쓰기트랜잭션들을 상기 메인 메모리의 버스트 랭쓰 단위로 병합 처리할 수 있다.
본 기술에 따르면 향상된 동작 속도를 갖는 스토리지 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 메인 메모리 장치에 데이터가 저장될 때, 수행되는 에러 정정 인코딩 동작을 설명하기 위한 도면이다.
도 5는 패리티 데이터를 저장하기 위한 어드레스 맵핑 방식을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 메인 메모리의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 8은 도 7을 참조하여 설명한 스케줄러 및 내부 버퍼의 동작을 설명하기 위한 도면이다.
도 9는 병합 트랜잭션을 생성하지 않는 경우의 데이터 병합부의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치에 포함된 메인 메모리의 동작을 나타낸 순서도이다.
도 11은 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치(100)의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램 할 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 리드할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(400)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
메인 메모리(300)는 호스트(400)로부터 수신한 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 수신한 데이터를 임시로 저장할 수 있다. 메인 메모리(300)는 호스트(400)의 제어에 따라 동작할 수 있다. 실시 예에서, 메인 메모리(300)는 휘발성 메모리 장치일 수 있다. 예를 들어, 메인 메모리(300)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다.
메인 메모리(300)는 메모리 컨트롤러(200)의 요청에 따라 데이터를 메모리 장치(100)에 제공하거나, 호스트(400)에 제공할 수 있다. 실시 예에서, 메인 메모리(300)는 메모리 컨트롤러(200)에 데이터를 제공하고, 메모리 컨트롤러(200)로부터 제공받은 데이터를 저장할 수 있다.
메인 메모리(300)는 저장된 데이터에 포함된 에러 비트의 검출 또는 정정을 위해 자체적으로 에러 정정 코드(error correction code)를 이용한 인코딩 동작 및 디코딩 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 메모리 장치(100)에 저장된 메타 데이터를 리드하고 리드된 메타 데이터를 메인 메모리(300)에 저장할 수 있다.
메타 데이터는 스토리지 장치(50)를 제어하는데 필요한 다양한 정보를 포함하는 데이터일 수 있다. 예를 들어, 메타 데이터는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록에 관한 정보인 배드 블록 정보, 메모리 컨트롤러(200)의 프로세서(210)가 실행할 펌웨어를 포함할 수 있다.
실시 예에서, 메타 데이터는 호스트(400)가 제공하는 논리 어드레스와 메모리 장치(100)에 포함된 메모리 셀들의 물리 어드레스간의 대응관계를 나타내는 맵 데이터, 메모리 장치(100)에 포함된 페이지들에 저장된 데이터가 유효데이터인지 여부를 나타내는 유효 페이지 테이블 데이터를 포함할 수 있다. 실시 예에서, 유효 페이지 테이블 데이터는 복수의 유효 페이지 테이블들을 포함할 수 있다. 유효 페이지 테이블은 4KB 단위로 페이지에 저장된 데이터가 유효한지 여부를 나타내는 비트맵 형태의 데이터일 수 있다.
또는 다양한 실시 예에서, 메타 데이터는 메모리 장치(100)에 포함된 메모리 블록들에 대해서 수행된 리드 동작의 횟수를 나타내는 리드 카운트 데이터, 메모리 장치(100)에 포함된 메모리 블록들의 소거 횟수를 나타내는 사이클링 데이터, 메모리 장치(100)에 포함된 페이지들에 저장된 데이터가 핫데이터인지 콜드데이터인지를 나타내는 핫/콜드 데이터 및 맵 데이터의 변경 내용을 나타내는 저널 데이터를 포함할 수 있다.
실시 예에서, 메인 메모리(300)에 저장된 메타 데이터는 그 종류별로 서로 다른 종류의 데이터 구조를 갖는 데이터 청크들을 포함할 수 있다. 예를 들어, 메타 데이터는 그 종류에 따라 서로 데이터 크기를 가질 수 있다. 따라서, 메인 메모리(300)에 저장된 메타 데이터의 크기는 그 종류별로 다를 수 있다.
본 발명의 실시 예에서, 메모리 컨트롤러(200)는 프로세서(210) 및 캐시 메모리(220)를 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. 프로세서(210)는 메인 메모리(300)에 저장된 데이터를 리드하고, 변경한 뒤, 다시 메인 메모리(300)에 저장하도록 메인 메모리(300)를 제어할 수 있다.
프로세서(210)는 펌웨어(FW)를 실행할 수 있다. 프로세서(210)는 메모리 장치(100)를 엑세스하는데 필요한 동작들을 수행할 수 있다. 예를 들어, 프로세서(210)는 메모리 장치(100)에 커맨드를 제공하고, 커맨드에 대응되는 동작을 수행하도록 메모리 장치(100) 및 메인 메모리(300)를 제어할 수 있다.
예를 들어, 호스트(400)로부터 쓰기 요청을 수신하면, 프로세서(210)는 쓰기 요청에 대응되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 프로세서(210)는 논리 어드레스와 물리 어드레스 간의 대응관계인 맵 데이터를 메인 메모리(300)에 저장할 수 있다.
맵 데이터의 저장을 위해서 프로세서(210)는 호스트(400)가 제공한 논리 어드레스의 맵핑 정보를 포함하는 맵 세그먼트를 메인 메모리(300)로부터 리드할 수 있다. 이후 프로세서(210)는 맵 세그먼트에 논리 어드레스에 대응되는 물리 어드레스를 기록할 수 있다. 프로세서(210)는 물리 어드레스가 기록된 맵 세그먼트를 다시 메인 메모리(300)에 저장할 수 있다. 물리 어드레스가 할당되는 경우, 해당 물리 어드레스에 대응되는 유효 페이지 테이블의 데이터도 갱신될 수 있다.
실시 예에서, 메인 메모리(300)에 저장된 맵 데이터는 갱신될 수 있다. 예를 들어, 이전에 쓰기 요청된 논리 어드레스에 대해서 새로운 데이터의 쓰기 요청이 입력되는 경우, 이전에 저장된 데이터는 무효 데이터가 되고, 해당 논리 어드레스에 대응되는 물리 어드레스가 변경될 수 있다. 또는 가비지 컬렉션, 리드 리클레임 및 웨어 레벨링 등 다양한 백그라운드 동작에 의해 데이터가 저장된 위치가 변경되는 경우, 맵 데이터가 갱신될 수 있다.
캐시 메모리(220)는 프로세서(210)가 메인 메모리(300)로부터 엑세스 하는 데이터를 저장할 수 있다. 캐시 메모리(220)의 용량은 메인 메모리(300)의 용량보다 작을 수 있다. 실시 예에서, 캐시 메모리(220)는 휘발성 메모리 장치일 수 있다. 예를 들어, 메인 메모리(300)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다. 캐시 메모리(220)는 메인 메모리(300)보다 동작 속도가 더 빠른 메모리일 수 있다.
캐시 메모리(220)의 용량이 메인 메모리(300)보다 작으므로 캐시 메모리(220)는 메인 메모리(300)에 저장된 메타 데이터 중 프로세서(210)가 엑세스하는 메타 데이터만을 저장할 수 있다. 메인 메모리(300)에 저장된 데이터 중 특정 어드레스에 저장된 데이터를 캐시 메모리(220)에 저장하는 것을 캐싱이라고 한다.
프로세서(210)가 메인 메모리(300)로부터 엑세스할 데이터를 캐시 메모리(220)가 저장하고 있는 경우, 캐시 메모리(220)는 프로세서(210)에 해당 데이터를 제공할 수 있다. 캐시 메모리(220)는 메인 메모리(300)보다 동작 속도가 빠르므로, 프로세서(210)가 엑세스할 데이터가 캐시 메모리(220)에 저장되어 있는 경우, 프로세서(210)는 메인 메모리(300)로부터 데이터를 획득하는 것보다 더 빠르게 데이터를 획득할 수 있다. 프로세서(210)가 엑세스할 데이터가 캐시 메모리(220)에 저장되어 있는 경우를 캐시 히트라고 하고, 프로세서(210)가 엑세스할 데이터가 캐시 메모리(220)에 저장되어 있지 않은 경우를 캐시 미스라고 한다. 캐시 히트가 많이 발생할수록 프로세서(210)가 처리하는 동작의 속도가 더 빨라질 수 있다.
캐시 메모리(220)의 동작 방식은 직접 사상 캐시(Direct Mapped Cache), 셋트 연관 캐시(Set Associative Cache) 또는 완전 연관 캐시(Fully Associative Cache)로 구분될 수 있다.
직접 사상 캐시(Direct Mapped Cache)는 메인 메모리(300)의 복수의 어드레스가 캐시 메모리(미도시)의 하나의 어드레스에 대응되는 다대일(n:1) 방식으로 동작하는 방식일 수 있다. 즉, 직접 사상 캐시(Direct Mapped Cache)는 메인 메모리(300)의 특정 어드레스에 저장된 데이터가 캐싱될 수 있는 캐시 메모리(미도시)의 어드레스가 미리 맵핑되어 고정되는 동작 방식일 수 있다.
완전 연관 캐시(Fully Associative Cache)는 캐시 메모리(미도시)의 어드레스와 메인 메모리(300)의 어드레스가 고정적으로 맵핑되지 않고, 비어있는 캐시 메모리(미도시)의 어드레스는 메인 메모리(300)의 어떤 어드레스에 저장된 데이터라도 캐싱할 수 있는 동작 방식일 수 있다. 완전 연관 캐시(Fully Associative Cache)는 캐시 히트 여부를 판단할 때, 모든 어드레스를 다 검색해야 한다.
셋트 연관 캐시(Set Associative Cache)는 직접 사상 캐시(Direct Mapped Cache)와 완전 연관 캐시(Fully Associative Cache)의 중간 형태로, 캐시 메모리(미도시)를 다수의 캐시 셋트(Cache Set)로 나누어 관리하며, 캐시 셋트는 다시 캐시 웨이(Cache Ways) 또는 캐시 라인(Cache Line)으로 나누어서 관리될 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들을 제어할 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터(SST)들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 메인 메모리 장치에 데이터가 저장될 때, 수행되는 에러 정정 인코딩 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 메인 메모리는 도 1을 참조하여 설명된 메모리 장치(100), 메모리 컨트롤러(200) 및 호스트(400)로부터 저장할 데이터를 수신할 수 있다. 메인 메모리에 저장될 데이터는 호스트(400)가 메모리 장치(100)에 저장할 것을 요청한 쓰기 데이터, 메모리 장치(100)로부터 리드된 리드 데이터, 또는 메모리 컨트롤러(200)가 메인 메모리에 저장할 것을 요청한 데이터일 수 있다.
메인 메모리가 수신하는 데이터는 메시지 데이터(Message Data)일 수 있다. 실시 예에서, 메시지 데이터(Message Data) 32바이트의 크기를 가질 수 있다.
메인 메모리는 저장될 데이터의 에러 비트의 검출 및 정정을 위해 자체적으로 에러 정정 코드 엔진(ECC Engine)을 포함할 수 있다. 실시 예에서, ECC엔진이 사용하는 에러 정정 코드는 BCH, Reed Solomon, Hamming code, LDPC(low density parity check code, RAID(redundant array of independent disks), CRC(cyclic redundancy check) 등일 수 있다.
ECC엔진은 메시지 데이터(Message Data)를 에러 정정 코드를 이용하여 인코딩할 수 있다. 메시지 데이터(Message Data)에 대한 인코딩 동작의 결과 코드 워드가 생성될 수 있다. 코드 워드는 메시지 데이터(Message Data)와 패리티 데이터(Parity Data)를 포함할 수 있다. 메인 메모리는 코드워드를 메인 메모리 장치(Main Memory Device)에 저장할 수 있다.
메인 메모리는 패리티 데이터(Parity Data)를 메인 메모리 장치에 저장하기 위해 분리 모드 맵핑 또는 연속 모드 맵핑 중 어느 하나의 어드레스 맵핑 방식을 사용할 수 있다.
도 5는 패리티 데이터를 저장하기 위한 어드레스 맵핑 방식을 설명하기 위한 도면이다.
도 5를 참조하면, 메인 메모리는 패리티 데이터(Parity Data)를 메인 메모리 장치에 저장하기 위해 분리 모드 맵핑(separate mode mapping) 또는 연속 모드 맵핑(continuous mode mapping) 중 어느 하나의 어드레스 맵핑 방식을 사용할 수 있다.
분리 모드 맵핑(separate mode mapping)은 메시지 데이터와 패리티 데이터가 서로 다른 베이스 어드레스를 가지는 맵핑 방식일 수 있다.
제1 맵핑 테이블(501)은 분리 모드 맵핑(separate mode mapping)에 따라 메시지 데이터와 패리티 데이터가 저장될 어드레스를 할당한 맵핑 정보일 수 있다. 분리 모드 맵핑(separate mode mapping)에 따르면, 패리티 데이터를 저장하거나 리드하기 위해 별도의 라이트 또는 리드 동작을 수행하는 추가적인 트랜잭션이 요구될 수 있다. 여기서 트랜잭션이란 메인 메모리에 데이터를 저장하거나 리드하는 엑세스 단위일 수 있다.
연속 모드 맵핑(continuous mode mapping)는 메시지 데이터와 패리티 데이터가 같은 베이스 어드레스 또는 연속적인 어드레스를 갖는 맵핑 방식일 수 있다.
제3 맵핑 데이블(503)은 연속 모드 맵핑(continuous mode mapping)에 따라 메시지 데이터와 패리티 데이터가 저장될 어드레스를 할당한 맵핑 정보일 수 있다. 연속 모드 맵핑(continuous mode mapping)에 따르면 메시지 데이터와 패리티 데이터가 같은 베이스 어드레스를 가져서 한번의 트랜잭션에 의해 엑세스 될 수 있다. 또는 메시지 데이터와 패리티 데이터가 연속적인 어드레스를 가지므로 버스트 동작(burst operation)에 따라 함께 처리될 수 있다. 따라서, 패리티 데이터의 엑세스를 위한 추가적인 트랜잭션이 발생하지 않을 수 있다.
따라서, 분리 모드 맵핑(separate mode mapping) 보다는 연속 모드 맵핑(continuous mode mapping)에 따라 패리티 데이터를 저장하는 것이 추가적인 트랜잭션을 발생시키지 않으므로, 메모리의 효율 측면에서 유리할 수 있다.
그러나, 연속 모드 맵핑(continuous mode mapping)의 경우, 패리티 데이터가 메시지 데이터의 바로 뒤에 이어서 전송되므로 어드레스 정렬(align)이 깨질 수 있다. 이는 하나의 연속적인 트랜잭션임에도 불구하고, 내부적으로는 메시지 데이터와 패리티 데이터 각각의 트랜잭션으로 처리될 수 있다.
따라서, ECC엔진을 사용하는 경우, 분리 모드 맵핑(separate mode mapping) 보다는 연속 모드 맵핑(continuous mode mapping)가 효율적이기는 하나, ECC엔진을 사용하지 않는 경우에 비해서는 효율이 저하될 수 있다.
본 발명의 실시 예에서는 ECC엔진을 사용하는 경우, 메모리의 효율 저하의 개선을 위해 데이터 병합부(DATA aggregator)를 구비하여, 메모리 효율 저하를 개선하는 방법을 이용한다.
도 6은 본 발명의 실시 예에 따른 메인 메모리의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 메인 메모리(300)는 동작 제어부(310) 및 메인 메모리 장치(320)를 포함할 수 있다. 실시 예에서, 동작 제어부(310)는 디램(DRAM) 컨트롤러(휘발성 메모리 컨트롤러)일 수 있고, 메인 메모리 장치(320)는 디램(DRAM)(휘발성 메모리 장치)일 수 있다.
동작 제어부(310)는 ECC엔진(311) 및 데이터 병합부(312)일 수 있다.
ECC엔진(311)은 도 1을 참조하여 설명된 메모리 장치(100), 메모리 컨트롤러(200) 또는 호스트(400)로부터 메인 메모리 장치(320)에 저장할 데이터를 수신할 수 있다. 실시 예에서, 메인 메모리 장치(320)에 저장될 데이터는 호스트(400)가 메모리 장치(100)에 저장할 것을 요청한 쓰기 데이터, 메모리 장치(100)로부터 리드된 리드 데이터, 또는 메모리 컨트롤러(200)가 메인 메모리에 저장할 것을 요청한 데이터일 수 있다.
ECC엔진(311)은 수신한 데이터를 에러 정정 코드를 이용해 인코딩할 수 있다. 인코딩된 데이터는 코드워드일 수 있다. 실시 예에서, ECC엔진(311)이 사용하는 에러 정정 코드는 BCH, Reed Solomon, Hamming code, LDPC(low density parity check code, RAID(redundant array of independent disks), CRC(cyclic redundancy check) 등일 수 있다.
ECC엔진(311)은 코드워드를 데이터 병합부(312)에 제공할 수 있다.
데이터 병합부(312)는 ECC엔진(311)으로부터 코드 워드들을 제공받을 수 있다. 데이터 병합부(312)는 수신된 코드워드들에 응답하여, ECC엔진에 쓰기 완료 응답을 제공할 수 있다. 쓰기 완료 응답은 코드워드가 메인 메모리 장치(320)에 성공적으로 저장되었음을 알리는 응답일 수 있다. ECC엔진(311)은 수신된 쓰기 완료 응답을 저장될 데이터를 제공한 메모리 장치(100), 메모리 컨트롤러(200) 또는 호스트(400)에 제공할 수 있다.
메인 메모리 장치(320)는 버스트 동작(burst operation)을 수행할 수 있다. 여기서 버스트 동작은 메인 메모리 장치(320)가 데이터 병합부(312)로부터 받은 초기 어드레스로부터 어드레스를 순차적으로 감소 혹은 증가함으로써 다량의 데이터를 쓰거나 읽는 동작을 말한다. 버스트 동작의 기본 단위를 버스트 랭쓰(burst length; BL)라고 한다. 실시 예에 있어서, 버스트 랭쓰(BL)는 초기 어드레스로부터 어드레스를 증가 혹은 감소함으로써 연속적으로 읽거나 쓰는 동작의 회수일 수 있다. 예를 들어, 메인 메모리 장치(320)가 DDR(double data rate) DRAM일 경우에, 버스트 랭쓰(BL)가 8(BL=8)이라면, 클록(CLK)에 응답하여 초기 어드레스로부터 연속적으로 8회에 걸쳐 버스트 읽기 동작 혹은 쓰기 동작이 수행된다는 것을 의미한다.
버스트 랭쓰는 사용자에 의해 결정될 수 있다. 즉, 호스트(400)의 제어에 따라 데이터 병합부(312)는 버스트 랭쓰를 설정할 수 있다. 이를 위해, 메인 메모리(300)는 버스트 랭쓰에 관한 정보를 저장하는 글로벌 레지스터(global register, 미도시)를 더 포함할 수 있다. 실시 예에서, 메인 메모리 장치(320)는 복수의 저장 영역들을 포함할 수 있다. 예를 들어, 메인 메모리 장치(320)는 복수의 뱅크들을 포함할 수 있다. 이 경우, 버스트 랭쓰는 복수의 저장 영역별로 다르게 설정될 수도 있다.
실시 예에서, 데이터 병합부(312)는 수신된 코드워드들을 미리 설정된 크기에 도달할 때까지 메인 메모리 장치(320)에 제공하지 않고, 임시로 저장할 수 있다. 또는 데이터 병합부(312)는 미리 설정된 개수의 쓰기 트랜잭션이 모일때까지 수신된 코드워드들을 메인 메모리 장치(320)에 제공하지 않고, 임시로 저장할 수 있다. 실시 예에서, 미리 설정된 크기는 메인 메모리 장치(320)의 버스트 랭쓰에 대응되는 데이터 크기일 수 있다. 또는 미리 설정된 개수의 쓰기 트랜잭션은 버스트 랭쓰일 수 있다.
도 7은 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(200)는 동작 제어부(310)에 메인 메모리 장치(320)에 저장할 데이터를 제공할 수 있다.
동작 제어부(310)는 ECC엔진(311) 및 데이터 병합부(312)를 포함할 수 있다.
데이터 병합부(312)는 스케줄러(312-1), 내부 버퍼(312-2) 및 병합 제어부(312-3)를 포함할 수 있다.
ECC엔진(311)은 저장할 데이터를 에러 정정 코드를 이용하여 인코딩한 코드워드를 생성할 수 있다. 실시 예에서, 코드워드는 원본데이터인 메시지 데이터와 에러 정정 코드에 대응되는 패리티 데이터를 포함할 수 있다. ECC엔진(311)은 코드워드를 데이터 병합부(312)에 제공할 수 있다.
데이터 병합부(312)는 메인 메모리 장치(320)에 데이터를 저장하는 쓰기 동작이나 메인 메모리 장치(320)로부터 데이터를 리드하는 읽기 동작을 수행하도록 메인 메모리 장치(320)를 제어할 수 있다. 여기서 쓰기 동작 또는 읽기 동작과 같이 메인 메모리 장치(320)가 동작하는 단위는 트랜잭션일 수 있다. 즉, 데이터 병합부(312)는 메인 메모리 장치(320)에 쓰기 트랜잭션 또는 읽기 트랜잭션을 제공할 수 있다.
스케줄러(312-1)는 병합 제어부(312-3)의 제어에 응답하여 동작할 수 있다. 스케줄러(312-1)의 제어에 따라, ECC엔진(311)로부터 제공된 쓰기 트랜잭션을 제공된 순서에 따라 저장할 수 있다.
내부 퍼버(312-2)는 병합 제어부(312-3)의 제어에 따라 쓰기 트랜잭션에 대응되는 코드워드를 저장할 수 있다.
병합 제어부(312-3)는 ECC엔진(311)로부터 코드워드를 제공받을 수 있다. 병합 제어부(312-3)는 코드워드는 내부 버퍼(312-2)에 저장하고, ECC엔진(311)에 쓰기 완료 응답을 제공할 수 있다. 병합 제어부(312-3)는 쓰기 트랜잭션을 스케줄러(312-1)에 저장할 수 있다. 쓰기 트랜잭션은 저장할 코드워드에 대응되는 쓰기 어드레스에 관한 정보를 포함할 수 있다.
병합 제어부(312-3)는 내부 버퍼(312-2)에 저장된 코드워드들이 미리 설정된 크기에 도달하면, 저장된 코드워드들에 대응되는 쓰기 트랜잭션들을 병합한 병합 트랜잭션을 생성하고, 생성된 병합 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다.
또는, 병합 제어부(312-3)는 미리 설정된 개수의 쓰기 트랜잭션들이 스케줄러(312-1)에 저장되면, 저장된 쓰기 트랜잭션들을 병합한 병합 트랜잭션을 생성하고, 생성된 병합 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다. 병합 트랜잭션에 포함된 쓰기 트랜잭션들에 대응되는 어드레스들은 연속된 어드레스들일 수 있다. 실시 예에서, 미리 설정된 크기는 메인 메모리 장치(320)의 버스트 랭쓰에 대응되는 데이터 크기일 수 있다. 또는 미리 설정된 개수의 쓰기 트랜잭션은 버스트 랭쓰일 수 있다.
도 8은 도 7을 참조하여 설명한 스케줄러 및 내부 버퍼의 동작을 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 스케줄러(312-1)는 입력되는 쓰기 트랜잭션을 입력된 순서에 따라 저장할 수 있다. 도 8에서 버스트 랭쓰는 4로 가정한다.
도 8에서, 스케줄러(312-1)는 제1 쓰기 트랜잭션 내지 제8 쓰기 트랜잭션을 저장한 상태이다. 내부 버퍼(312-2)는 제1 쓰기 트랜잭션 내지 제8 쓰기 트랜잭션에 각각 대응되는 제1 코드워드(CODEWORD1) 내지 제8 코드워드(CODEWORD8)를 저장할 수 있다.
제1 병합 트랜잭션(Merged Transaction1)은 제1 내지 제4 쓰기 트랜잭션들을 포함할 수 있다. 제2 병합 트랜잭션(Merged Transaction2)은 제5 내지 제8 쓰기 트랜잭션들을 포함할 수 있다.
병합 트랜잭션에 의해 병합될 수 있는 쓰기 트랜잭션들은 연속되는 어드레스들을 가질 수 있다. 즉, 제1 내지 제4 쓰기 트랜잭션들은 각각 연속되는 제1 어드레스(ADDR1) 내지 제4 어드레스(ADDR4)를 갖고, 제5 내지 제8 쓰기 트랜잭션들은 각각 연속되는 제5 어드레스(ADDR5) 내지 제8 어드레스(ADDR8)를 갖는다.
병합 트랜잭션은 버스트 랭쓰가 4이므로, 4개의 쓰기 트랜잭션이 스케줄러(312-1)에 저장되었을 때 생성될 수 있다. 또는 병합 트랜잭션은 미리 설정된 시간동안 쓰기 트랜잭션들을 수신하고, 이후 일괄적으로 생성될 수도 있다.
도 8에서 제1 쓰기 트랜잭션 내지 제8 쓰기 트랜잭션들은 모두 어드레스가 연속되는 쓰기 트랜잭션들이므로, 도 8에 도시된 것과 달리 임의의 4개의 쓰기 트랜잭션들이 병합된 병합 트랜잭션이 생성될 수도 있다.
도 7을 참조하여 설명된 병합 제어부(312-3)는 버스트 동작에 따라 병합 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다.
도 9는 병합 트랜잭션을 생성하지 않는 경우의 데이터 병합부의 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 병합 제어부(312-3)는 병합 트랜잭션의 생성없이 스케줄러(312-1)에 저장된 쓰기 트랜잭션을 메인 메모리 장치(320)에 제공하는 플러시 동작을 수행하도록 스케줄러(312-1) 및 내부 버퍼(312-2)를 제어할 수 있다.
예를 들어, 병합 제어부(312-3)는 메인 메모리(300)의 내부에서 발생한 이벤트 신호에 응답하여, 플러시 동작을 스케줄러(312-1) 및 내부 버퍼(312-2)를 제어할 수 있다. 여기서 이벤트 신호는 쓰기 트랜잭션들의 어드레스들의 연속성이 깨지거나, 스케줄러(312-1)에 저장된 쓰기 트랜잭션의 어드레스와 같은 어드레스에 대한 읽기 트랜잭션이 수신되거나, 메모리 컨트롤러(200)으로부터 강제 플러시 요청을 수신한 경우 생성될 수 있다. 실시 예에서, 강제 플러시 요청은 스토리지 장치(50)의 전력 소모를 줄이는 슬립 모드(sleep mode)나 서든 파워 오프와 같은 긴급한 상황이 발생한 경우에 입력될 수 있다.
구체적으로, 병합 제어부(312-3)는 스케줄러(312-1)에 저장된 쓰기 트랜잭션들의 어드레스들이 연속되지 않으면, 즉 쓰기 트랜잭션들의 어드레스들의 연속성이 깨지면, 병합 트랜잭션의 생성없이 각 쓰기 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다. 즉, 병합 제어부(312-3)는 스케줄러(312-1)에 저장된 쓰기 트랜잭션들의 어드레스와 연속되지 않는 어드레스를 갖는 쓰기 트랜잭션이 제공되면, 병합 트랜잭션의 생성없이 각 쓰기 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다.
또는, 병합 제어부(312-3)는 병합 트랜잭션을 생성하기 전에, 스케줄러(312-1)에 저장된 쓰기 트랜잭션의 어드레스와 같은 어드레스에 대한 읽기 트랜잭션이 수신되면, 데이터 해저드를 피하기 위해, 병합 트랜잭션의 생성없이 각 쓰기 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다. 병합 제어부(312-3)는 쓰기 트랜잭션의 완료 후, 읽기 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다.
또는, 병합 제어부(312-3)는 외부로부터 입력되는 강제 플러시 입력에 응답하여, 병합 트랜잭션의 생성없이 각 쓰기 트랜잭션을 메인 메모리 장치(320)에 제공할 수 있다.
실시 예에서, 병합 제어부(312-3)는 스케줄러(312-1)에 버스트 랭쓰에 해당하는 쓰기 트랜잭션들이 저장되면, 병합 트랜잭션을 생성하고, 병합된 트랜잭션을 메인 메모리 장치(320)에 제공한 뒤, 스케줄러(312-1)에 새롭게 입력된 쓰기 트랜잭션들을 저장할 수 있다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치에 포함된 메인 메모리의 동작을 나타낸 순서도이다.
도 10을 참조하면, S1001단계에서, 메인 메모리는 쓰기 트랜잭션을 수신할 수 있다. 쓰기 트랜잭션은 도 1을 참조한 메모리 컨트롤러(200), 메모리 장치(100) 또는 호스트(400) 중 어느 하나로부터 입력될 수 있다.
S1003단계에서, 메인 메모리는 쓰기 트랜잭션에 대응되는 데이터인 쓰기 데이터에 대한 에러 정정 인코딩을 수행할 수 있다.
S1005단계에서, 메인 메모리는 쓰기 트랜잭션을 제공한 메모리 컨트롤러(200)에 쓰기 완료 응답을 먼저 제공할 수 있다.
S1007단계에서, 메인 메모리는 인코딩된 데이터인 코드 워드를 내부 버퍼에 저장한다.
S1009단계에서, 메인 메모리는 내부 버퍼에 버스트 랭쓰만큼의 쓰기 트랜잭션들이 저장되었는지를 판단할 수 있다. 버스트 랭쓰만큼의 쓰기 트랜잭션들이 저장되지 않으면, S1001단계로 되돌아 간다.
S1011단계에서, 메인 메모리는 쓰기 트랜잭션들을 병합한 병합 트랜잭션을 생성하고, 병합 트랜잭션을 메인 메모리에 제공하여, 데이터를 메인 메모리 장치에 저장할 수 있다. 여기서 병합된 트랜잭션에 포함된 쓰기 트랜잭션들은 연속되는 어드레스에 대한 쓰기 트랜잭션일 수 있다.
도 11은 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 1 및 도 11을 참조하면, 메모리 컨트롤러(1200)는 프로세서(1210), RAM(1220), 에러 정정 회로(1230), ROM(1260), 호스트 인터페이스(1270), 및 플래시 인터페이스(1280)를 포함할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)의 제반 동작을 제어할 수 있다. RAM(1220)은 메모리 컨트롤러(1200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, 도 1을 참조하여 설명된 캐시 메모리(220)는 RAM(1220)일 수 있고, 실시 예에서, SRAM일 수 있다.
ROM(1260)은 메모리 컨트롤러(1200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1270)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(1200)는 플래시 인터페이스(1280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1200)는 플래시 인터페이스(1280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(1280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM (Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF Card), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 프로세서
220: 캐시 메모리
300: 메인 메모리
400: 호스트

Claims (20)

  1. 휘발성 메모리 장치를 제어하는 휘발성 메모리 컨트롤러에 있어서,
    외부 호스트로부터 상기 휘발성 메모리 장치에 데이터를 저장할 것을 지시하는 쓰기 트랜잭션들을 수신하고, 상기 쓰기 트랜잭션들에 대응되는 데이터에 대한 에러 정정 인코딩을 수행한 코드워드들을 생성하는 에러 정정부, 상기 코드워드들 각각은 상기 휘발성 메모리 장치의 버스트 랭쓰에 대응되는 크기보다 작은 데이터임; 및
    상기 코드워드들이 상기 버스트 랭쓰에 대응되는 크기만큼 생성되면 상기 코드워드들에 대응되는 쓰기 트랜잭션들을 병합한 상기 버스트 랭쓰에 대응되는 병합 트랜잭션을 생성하고, 상기 병합 트랜잭션을 버스트 동작에 따라 상기 휘발성 메모리 장치에 제공하는 데이터 병합부;를 포함하고,
    상기 코드워드들은,
    상기 쓰기 트랜잭션들에 대응되는 데이터 및 상기 쓰기 트랜잭션들에 대응되는 데이터의 에러 정정을 위한 코드들을 각각 포함하는 휘발성 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 데이터 병합부는,
    상기 쓰기 트랜잭션들을 저장하는 스케줄러;
    상기 쓰기 트랜잭션들에 대응되는 코드워드들을 저장하는 내부 버퍼; 및
    상기 스케줄러에 상기 버스트 랭쓰에 대응되는 쓰기 트랜잭션들이 저장되었는지에 따라 상기 병합 트랜잭션을 생성하는 병합 제어부;를 포함하는 휘발성 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 병합 제어부는,
    상기 에러 정정부로부터 입력되는 상기 코드워드들에 응답하여, 상기 쓰기 트랜잭션들의 처리가 완료되었음을 나타내는 쓰기 완료 응답을 상기 코드워드들이 상기 휘발성 메모리 장치에 저장되기 전에 상기 에러 정정부에 제공하는 휘발성 메모리 컨트롤러.
  4. 제 1항에 있어서, 상기 병합 트랜잭션에 포함된 쓰기 트랜잭션들의 어드레스들은 연속되는 어드레스들인 휘발성 메모리 컨트롤러.
  5. 제 1항에 있어서, 상기 버스트 동작은,
    상기 병합 트랜잭션에 포함된 쓰기 트랜잭션들 중 어느 하나의 쓰기 트랜잭션의 어드레스를 순차적으로 감소 또는 증가시키면서 데이터를 저장하는 동작인 휘발성 메모리 컨트롤러.
  6. 제 5항에 있어서, 상기 버스트 랭쓰는,
    상기 어느 하나의 쓰기 트랜잭션의 어드레스를 순차적으로 감소 또는 증가하는 횟수에 대응되는 휘발성 메모리 컨트롤러.
  7. 제 2항에 있어서, 상기 병합 제어부는,
    상기 휘발성 메모리 장치 내부에서 발생한 이벤트 신호에 응답하여, 상기 스케줄러에 저장된 상기 쓰기 트랜잭션들을 각각 상기 휘발성 메모리 장치에 제공하는 플러시 동작을 수행하도록 상기 휘발성 메모리 장치를 제어하는 휘발성 메모리 컨트롤러.
  8. 제 2항에 있어서, 상기 병합 제어부는,
    상기 스케줄러에 입력되는 쓰기 트랜잭션의 어드레스가 상기 스케줄러에 저장되어있던 쓰기 트랜잭션들의 어드레스와 연속되지 않으면, 상기 스케줄러에 저장된 상기 쓰기 트랜잭션들을 각각 상기 휘발성 메모리 장치에 제공하는 플러시 동작을 수행하도록 상기 휘발성 메모리 장치를 제어하는 휘발성 메모리 컨트롤러.
  9. 제 2항에 있어서, 상기 병합 제어부는,
    상기 스케줄러에 저장되어있던 쓰기 트랜잭션들의 어드레스와 같은 어드레스에 대한 읽기 트랜잭션이 입력되면, 상기 스케줄러에 저장되어있던 쓰기 트랜잭션들을 각각 상기 휘발성 메모리 장치에 제공하는 플러시 동작을 수행하도록 상기 휘발성 메모리 장치를 제어하는 휘발성 메모리 컨트롤러.
  10. 제 2항에 있어서, 상기 병합 제어부는,
    상기 외부 호스트로부터 강제 플러쉬 요청을 수신한 경우, 상기 스케줄러에 저장되어있던 쓰기 트랜잭션들을 각각 상기 휘발성 메모리 장치에 제공하는 플러쉬 동작을 수행하도록 상기 휘발성 메모리 장치를 제어하는 휘발성 메모리 컨트롤러.
  11. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치를 제어하는데 관련된 데이터를 임시 저장하는 메인 메모리; 및
    외부 호스트의 제어에 따라 상기 불휘발성 메모리 장치 및 상기 메인 메모리를 제어하는 메모리 컨트롤러;를 포함하고,
    상기 메인 메모리는,
    상기 메모리 컨트롤러로부터 수신한 쓰기 트랜잭션들 중 연속되는 어드레스를 갖는 쓰기 트랜잭션들이 상기 메인 메모리의 버스트 랭쓰에 대응되는 크기만큼 수신되면 상기 연속되는 어드레스를 갖는 쓰기 트랜잭션들을 병합한 상기 버스트 랭쓰에 대응되는 병합 트랜잭션을 생성한 뒤, 상기 병합 트랜잭션을 버스트 동작에 따라 처리하고,
    상기 연속되는 어드레스를 갖는 쓰기 트랜잭션들은 각각,
    상기 메인 메모리에 저장될 데이터 및 상기 메인 메모리에 저장될 데이터의 에러 정정을 위한 에러 정정 코드를 포함하고,
    상기 연속되는 어드레스를 갖는 쓰기 트랜잭션들 각각에 대응되는 데이터는 상기 버스트 랭쓰에 대응되는 크기보다 작은 크기를 갖는 스토리지 장치.
  12. 삭제
  13. 제 11항에 있어서, 상기 메인 메모리는,
    상기 쓰기 트랜잭션들에 대응되는 데이터에 대한 에러 정정 인코딩을 수행한 코드워드들을 생성하는 에러 정정부;
    상기 코드워드들의 생성에 응답하여, 상기 코드워드들에 대응되는 쓰기 트랜잭션들에 대한 쓰기 완료 응답을 상기 메모리 컨트롤러에 제공하는 데이터 병합부; 및
    상기 코드워드들을 저장하는 메인 메모리 장치;를 포함하고,
    상기 쓰기 완료 응답은 상기 코드워드들이 상기 메인 메모리 장치에 저장되기 전에 상기 메모리 컨트롤러에 제공되는 스토리지 장치.
  14. 제 13항에 있어서, 상기 데이터 병합부는,
    상기 버스트 랭쓰에 대응되는 쓰기 트랜잭션들을 병합한 병합 트랜잭션을 생성하고, 상기 병합 트랜잭션을 상기 버스트 동작에 따라 상기 메인 메모리 장치에 제공하는 스토리지 장치.
  15. 제 14항에 있어서, 상기 버스트 동작은,
    상기 병합 트랜잭션에 포함된 쓰기 트랜잭션들 중 어느 하나의 쓰기 트랜잭션의 어드레스를 순차적으로 감소 또는 증가시키면서 데이터를 저장하는 동작인 스토리지 장치.
  16. 제 15항에 있어서, 상기 버스트 랭쓰는,
    상기 어느 하나의 쓰기 트랜잭션의 어드레스를 순차적으로 감소 또는 증가하는 횟수에 대응되는 스토리지 장치.
  17. 제 14항에 있어서, 상기 병합 트랜잭션에 포함된 쓰기 트랜잭션들의 어드레스들은 연속되는 어드레스들인 스토리지 장치.
  18. 제 11항에 있어서, 상기 메인 메모리는,
    상기 쓰기 트랜잭션들에 대응되는 어드레스들과 불연속한 어드레스에 대한 쓰기 트랜잭션이 입력되면, 상기 쓰기 트랜잭션들을 각각 처리하는 스토리지 장치.
  19. 제 11항에 있어서, 상기 메인 메모리는,
    상기 메모리 컨트롤러로부터 강제 플러쉬 요청이 입력되면, 상기 쓰기 트랜잭션들을 각각 처리하는 스토리지 장치.
  20. 제 19항에 있어서, 상기 메모리 컨트롤러는,
    상기 스토리지 장치의 전력 소모를 줄이는 슬립 모드(sleep mode)나 서든 파워 오프가 발생하면, 상기 강제 플러쉬 요청을 상기 메인 메모리에 제공하는 스토리지 장치.
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CN202010986729.6A CN113849120A (zh) 2020-06-25 2020-09-18 存储装置及其操作方法
US17/196,691 US11755476B2 (en) 2020-04-13 2021-03-09 Memory controller, storage device including the memory controller, and method of operating the memory controller and the storage device
US17/742,264 US11934309B2 (en) 2020-04-13 2022-05-11 Memory controller, storage device including the memory controller, and method of operating the memory controller and the storage device

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050016A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 メモリシステム
CN114281723A (zh) * 2020-09-28 2022-04-05 马来西亚瑞天芯私人有限公司 一种存储设备的内存控制器系统和内存调度方法
CN114546260B (zh) * 2022-01-07 2024-03-12 华中师范大学 数据读写方法、装置、电子设备及存储介质

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2862948B2 (ja) 1990-04-13 1999-03-03 三菱電機株式会社 半導体記憶装置
US5353425A (en) 1992-04-29 1994-10-04 Sun Microsystems, Inc. Methods and apparatus for implementing a pseudo-LRU cache memory replacement scheme with a locking feature
US5604753A (en) 1994-01-04 1997-02-18 Intel Corporation Method and apparatus for performing error correction on data from an external memory
US6000006A (en) 1997-08-25 1999-12-07 Bit Microsystems, Inc. Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage
US6324620B1 (en) 1998-07-23 2001-11-27 International Business Machines Corporation Dynamic DASD data management and partitioning based on access frequency utilization and capacity
US6330556B1 (en) 1999-03-15 2001-12-11 Trishul M. Chilimbi Data structure partitioning to optimize cache utilization
US6493800B1 (en) 1999-03-31 2002-12-10 International Business Machines Corporation Method and system for dynamically partitioning a shared cache
US6658533B1 (en) * 2000-09-21 2003-12-02 Intel Corporation Method and apparatus for write cache flush and fill mechanisms
US7877539B2 (en) * 2005-02-16 2011-01-25 Sandisk Corporation Direct data file storage in flash memories
US8443134B2 (en) 2006-12-06 2013-05-14 Fusion-Io, Inc. Apparatus, system, and method for graceful cache device degradation
US20090300293A1 (en) 2008-05-30 2009-12-03 Advanced Micro Devices, Inc. Dynamically Partitionable Cache
US8046551B1 (en) 2008-08-14 2011-10-25 Emc Corporation Techniques for processing I/O requests
KR101014040B1 (ko) 2009-03-19 2011-02-14 (주)인디링스 디램 버퍼 관리 장치 및 방법
US8166258B2 (en) 2009-07-24 2012-04-24 Lsi Corporation Skip operations for solid state disks
US8219776B2 (en) 2009-09-23 2012-07-10 Lsi Corporation Logical-to-physical address translation for solid state disks
KR101711945B1 (ko) 2010-01-06 2017-03-03 주식회사 태진인포텍 멀티 레벨 버퍼 캐시 관리 정책에 따른 메모리 관리 방법
DE112011102487T5 (de) 2010-07-27 2013-05-29 International Business Machines Corporation Zuordnen von logischen zu physischen Adressen in Halbleiterspeichereinheiten aufweisenden Speichersystemen
WO2012016089A2 (en) 2010-07-28 2012-02-02 Fusion-Io, Inc. Apparatus, system, and method for conditional and atomic storage operations
US20120096059A1 (en) 2010-10-13 2012-04-19 Hitachi, Ltd. Storage apparatus and file system management method
WO2012051600A2 (en) 2010-10-15 2012-04-19 Kyquang Son File system-aware solid-state storage management system
US8656454B2 (en) 2010-12-01 2014-02-18 Microsoft Corporation Data store including a file location attribute
JP5593577B2 (ja) 2010-12-27 2014-09-24 株式会社日立製作所 ストレージシステム及びその制御情報の管理方法
US9026737B1 (en) 2011-06-29 2015-05-05 Emc Corporation Enhancing memory buffering by using secondary storage
KR101790165B1 (ko) 2011-08-09 2017-11-20 삼성전자 주식회사 메모리 시스템 및 그것의 메타 데이터 관리 방법
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
KR101858159B1 (ko) 2012-05-08 2018-06-28 삼성전자주식회사 멀티-ｃｐｕ 시스템과 이를 포함하는 컴퓨팅 시스템
US8909860B2 (en) 2012-08-23 2014-12-09 Cisco Technology, Inc. Executing parallel operations to increase data access performance
KR101993704B1 (ko) 2012-08-24 2019-06-27 삼성전자주식회사 플래시 메모리를 기반으로 하는 저장 장치 및 플래시 메모리를 제어하는 메모리 컨트롤러의 쓰기 메모리 블록 할당 방법
CN102937967B (zh) 2012-10-11 2018-02-27 南京中兴新软件有限责任公司 数据冗余实现方法及装置
KR102002925B1 (ko) * 2012-11-01 2019-07-23 삼성전자주식회사 메모리 모듈, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
KR101992934B1 (ko) 2012-11-14 2019-06-26 삼성전자주식회사 메모리 시스템 및 이의 동작 방법
US20140258628A1 (en) 2013-03-11 2014-09-11 Lsi Corporation System, method and computer-readable medium for managing a cache store to achieve improved cache ramp-up across system reboots
US9116824B2 (en) 2013-03-15 2015-08-25 Sandisk Technologies Inc. System and method to reduce read latency of a data storage device
KR20140117994A (ko) 2013-03-27 2014-10-08 한국전자통신연구원 복제 파일 중복 제거 방법 및 장치
WO2014191966A1 (en) 2013-05-31 2014-12-04 Stmicroelectronics S.R.L. Communication interface for interfacing a transmission circuit with an interconnection network, and corresponding system and integrated circuit
WO2015127327A1 (en) * 2014-02-23 2015-08-27 Rambus Inc. Distributed procedure execution and file systems on a memory interface
KR102308777B1 (ko) 2014-06-02 2021-10-05 삼성전자주식회사 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템의 동작방법
GB2526849B (en) 2014-06-05 2021-04-14 Advanced Risc Mach Ltd Dynamic cache allocation policy adaptation in a data processing apparatus
US10037168B2 (en) 2014-07-09 2018-07-31 Hitachi, Ltd. Memory module and information processing system
US10552043B2 (en) 2014-09-09 2020-02-04 Toshiba Memory Corporation Memory system
KR102344834B1 (ko) 2014-09-24 2021-12-29 삼성전자주식회사 솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템
US20160162416A1 (en) 2014-12-08 2016-06-09 Intel Corporation Apparatus and Method for Reducing Latency Between Host and a Storage Device
US10761772B2 (en) 2014-12-19 2020-09-01 Toshiba Memory Corporation Memory system including a plurality of chips and a selectively-connecting bus
US10007446B2 (en) 2015-05-05 2018-06-26 Macronix International Co., Ltd. Method, apparatus, and storage medium for writing data into persistent storage device
KR102491624B1 (ko) 2015-07-27 2023-01-25 삼성전자주식회사 데이터 저장 장치의 작동 방법과 상기 데이터 저장 장치를 포함하는 시스템의 작동 방법
KR20170015708A (ko) 2015-07-30 2017-02-09 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법
KR102491651B1 (ko) 2015-12-14 2023-01-26 삼성전자주식회사 비휘발성 메모리 모듈, 그것을 포함하는 컴퓨팅 시스템, 및 그것의 동작 방법
US20170242785A1 (en) 2016-02-23 2017-08-24 Sandisk Technologies Llc Efficient Implementation of Optimized Host-Based Garbage Collection Strategies Using Xcopy and Arrays of Flash Devices
KR102533389B1 (ko) 2016-02-24 2023-05-17 삼성전자주식회사 장치 수명을 향상시키는 데이터 저장 장치 및 이를 포함하는 raid 시스템
US10469405B2 (en) 2016-06-29 2019-11-05 Amazon Technologies, Inc. Network-accessible data volume modification
US10037298B2 (en) 2016-06-29 2018-07-31 Amazon Technologies, Inc. Network-accessible data volume modification
KR20180051272A (ko) 2016-11-08 2018-05-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
JP2018147231A (ja) 2017-03-06 2018-09-20 東芝メモリ株式会社 メモリコントローラ、メモリシステムおよびメモリシステムの制御方法
KR20180104830A (ko) 2017-03-14 2018-09-27 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
WO2018179044A1 (ja) 2017-03-27 2018-10-04 三菱電機株式会社 キャッシュメモリおよびその制御方法
US10236070B2 (en) 2017-06-27 2019-03-19 Western Digital Technologies, Inc. Read level tracking and optimization
US11188234B2 (en) 2017-08-30 2021-11-30 Micron Technology, Inc. Cache line data
JP2019079448A (ja) 2017-10-27 2019-05-23 株式会社日立製作所 ストレージシステム及びストレージシステムの制御方法
KR102421149B1 (ko) 2018-01-02 2022-07-14 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US10997065B2 (en) 2017-11-13 2021-05-04 SK Hynix Inc. Memory system and operating method thereof
KR102101622B1 (ko) 2017-12-06 2020-04-17 주식회사 멤레이 메모리 제어 장치 및 이를 포함하는 컴퓨팅 디바이스
KR20190090635A (ko) 2018-01-25 2019-08-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US11003529B2 (en) * 2018-03-22 2021-05-11 Winbond Electronics Corp. Encoding method and memory storage apparatus using the same
US10514980B2 (en) * 2018-03-22 2019-12-24 Winbond Electronics Corp. Encoding method and memory storage apparatus using the same
KR20190112546A (ko) * 2018-03-26 2019-10-07 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US10936374B2 (en) 2018-05-17 2021-03-02 International Business Machines Corporation Optimizing dynamic resource allocations for memory-dependent workloads in disaggregated data centers
US10878880B2 (en) 2018-09-20 2020-12-29 Qualcomm Incorporated Selective volatile memory refresh via memory-side data valid indication
JP7458763B2 (ja) 2018-12-13 2024-04-01 ソニーセミコンダクタソリューションズ株式会社 階層セキュリティを備えたフラッシュ変換層
KR20200095103A (ko) 2019-01-31 2020-08-10 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
KR20200116372A (ko) 2019-04-01 2020-10-12 에스케이하이닉스 주식회사 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법
KR102456176B1 (ko) 2020-05-21 2022-10-19 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20210092988A (ko) 2020-01-17 2021-07-27 에스케이하이닉스 주식회사 가비지 콜렉션 동작을 위한 메모리 시스템 및 메모리 시스템의 동작방법
KR102495910B1 (ko) 2020-04-13 2023-02-06 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20210144180A (ko) 2020-05-21 2021-11-30 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
한국공개특허 제10-2007-0116792호(2007.12.11.) 1부.*
한국공개특허 제10-2014-0055737호(2014.05.09.) 1부.*

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