KR20200116372A - 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법 - Google Patents

저장 장치, 컨트롤러 및 컨트롤러의 동작 방법 Download PDF

Info

Publication number
KR20200116372A
KR20200116372A KR1020190038087A KR20190038087A KR20200116372A KR 20200116372 A KR20200116372 A KR 20200116372A KR 1020190038087 A KR1020190038087 A KR 1020190038087A KR 20190038087 A KR20190038087 A KR 20190038087A KR 20200116372 A KR20200116372 A KR 20200116372A
Authority
KR
South Korea
Prior art keywords
map
map table
cache
entry
controller
Prior art date
Application number
KR1020190038087A
Other languages
English (en)
Inventor
최광호
전중용
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190038087A priority Critical patent/KR20200116372A/ko
Priority to US16/665,373 priority patent/US11194737B2/en
Priority to CN201911135238.4A priority patent/CN111796761A/zh
Publication of KR20200116372A publication Critical patent/KR20200116372A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1021—Hit rate improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/50—Control mechanisms for virtual memory, cache or TLB
    • G06F2212/502—Control mechanisms for virtual memory, cache or TLB using adaptive policy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/608—Details relating to cache mapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Abstract

본 발명의 실시예들은 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법에 관한 것으로서, 본 발명의 실시예들에서 설명하는 컨트롤러는 호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단하는 패턴 판단부를 포함할 수 있다. 또한, 컨트롤러는 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정하고, 타겟 맵 테이블 엔트리가 맵 테이블 엔트리들 중 일부를 저장하는 맵 캐시 내에 존재하지 않으면, 타겟 맵 테이블 엔트리를 상기 맵 캐시에 저장하는 맵 캐시 관리부를 포함할 수 있다. 또한, 컨트롤러는 맵 캐시에 타겟 맵 테이블 엔트리를 저장할 때 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 엔트리 축출부를 포함할 수 있다.

Description

저장 장치, 컨트롤러 및 컨트롤러의 동작 방법{STORAGE DEVICE, CONTROLLER AND OPERATING METHOD OF CONTROLLER THEREOF}
본 발명의 실시예들은 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법에 관한 것이다.
저장 장치(Storage Device)는 컴퓨터, 스마트폰과 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 저장 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD, Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 내부에 컨트롤러를 포함하고 있으며, 컨트롤러는 호스트로부터 커맨드를 입력 받아, 입력 받은 요청을 기초로 하여 저장 장치 내부에 데이터를 리드/라이트(read/write)하기 위한 동작들을 실행할 수 있다.
저장 장치와 호스트 간에 데이터를 리드/라이트하기 위한 인터페이스로서 다양한 인터페이스가 활용될 수 있는데, 이러한 다양한 인터페이스는 일 예로 비휘발성 메모리 익스프레스(NVMe, Non-Volatile Memory Express)를 포함할 수 있다. NVMe는 PCIe(Peripheral Component Interconnect Express) 직렬 버스를 통해 호스트가 고속으로 저장 장치에 액세스하기 위한 인터페이스이다.
본 발명의 실시예들은 호스트로부터 수신되는 커맨드에 대응되는 데이터의 패턴을 이용하여, 맵 캐시의 히트 비율(hit ratio)을 높일 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법을 제공한다. 특히, 제한된 사이즈를 가지는 맵 캐시의 히트 비율을 극대화할 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법을 제공한다.
또한, 본 발명의 실시예들은 호스트로부터 수신되는 커맨드에 대응되는 데이터의 패턴을 이용하여, 맵 테이블의 사이즈 대비 맵 테이블에 의해 매핑되는 영역의 사이즈의 비율을 높여 맵 테이블의 성능을 향상시킬 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법을 제공한다.
일 측면에서, 본 발명의 실시예들에서 설명하는 컨트롤러는 호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단하는 패턴 판단부를 포함할 수 있다.
또한, 컨트롤러는 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정하고, 타겟 맵 테이블 엔트리가 맵 테이블 엔트리들 중 일부를 저장하는 맵 캐시 내에 존재하지 않으면, 타겟 맵 테이블 엔트리를 상기 맵 캐시에 저장하는 맵 캐시 관리부를 포함할 수 있다.
또한, 컨트롤러는 맵 캐시에 타겟 맵 테이블 엔트리를 저장할 때 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 엔트리 축출부를 포함할 수 있다.
다른 측면에서, 본 발명의 실시예들에서 설명하는 저장 장치는 반도체 메모리 장치를 포함할 수 있다.
또한, 저장 장치는 반도체 메모리 장치를 포함하는 컨트롤러를 포함할 수 있고, 컨트롤러는 호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단하는 패턴 판단부를 포함할 수 있다.
또한, 컨트롤러는 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정하고, 타겟 맵 테이블 엔트리가 맵 테이블 엔트리들 중 일부를 저장하는 맵 캐시 내에 존재하지 않으면, 타겟 맵 테이블 엔트리를 상기 맵 캐시에 저장하는 맵 캐시 관리부를 포함할 수 있다.
또한, 컨트롤러는 맵 캐시에 타겟 맵 테이블 엔트리를 저장할 때 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 엔트리 축출부를 포함할 수 있다.
또 다른 측면에서, 본 발명의 실시예들에서 설명하는 컨트롤러의 동작 방법은 호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단하는 단계를 포함할 수 있다.
또한, 컨트롤러의 동작 방법은, 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정하고, 타겟 맵 테이블 엔트리가, 맵 테이블 엔트리들 중 일부를 저장하는 맵 캐시 내에 존재하지 않으면, 타겟 맵 테이블 엔트리를 맵 캐시에 저장하는 단계를 포함할 수 있다.
또한, 컨트롤러의 동작 방법은, 맵 캐시에 타겟 맵 테이블 엔트리를 저장할 때, 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 단계를 포함할 수 있다.
본 발명의 실시예들은 호스트로부터 수신되는 커맨드에 대응되는 데이터의 패턴을 이용하여, 맵 캐시의 히트 비율을 높일 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법을 제공할 수 있다. 특히, 제한된 사이즈를 가지는 맵 캐시의 히트 비율을 극대화할 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법을 제공한다.
또한, 본 발명의 실시예들은 호스트로부터 수신되는 커맨드에 대응되는 데이터의 패턴을 이용하여, 맵 테이블의 사이즈 대비 맵 테이블에 의해 매핑되는 영역의 사이즈의 비율을 높여 맵 테이블의 성능을 향상시킬 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 저장 장치의 전체적인 구성을 설명하기 위한 구성도이다.
도 2는 본 발명의 실시예들에서, 호스트로부터 수신된 커맨드에 따라 맵 캐시를 제어하는 동작을 설명한 도면이다.
도 3은 본 발명의 실시예들에서, NVMe 커맨드의 힌트 정보를 설명하는 도면이다.
도 4는 본 발명의 실시예들에서, 맵 테이블 및 맵 테이블 엔트리의 구성의 일 예를 설명한 도면이다.
도 5는 본 발명의 실시예들에서, 소정의 시구간 동안 수신된 복수의 커맨드들에 대한 입력 분포를 확인하는 동작을 설명하는 도면이다.
도 6은 본 발명의 실시예들에서, 소정의 시구간 동안 수신된 복수의 커맨드들에 대한 입력 분포를 이용하여, 맵 캐시에 적용되는 축출 정책이 결정되는 과정을 설명한 순서도이다.
도 7은 본 발명의 실시예들에서, 제1 시구간 동안의 맵 캐시의 히트 비율 및 제2 시구간 동안의 맵 캐시의 히트 비율을 비교하여, 맵 캐시에 적용될 축출 정책이 결정되는 과정을 설명한 순서도이다.
도 8은 본 발명의 실시예들에 따른 컨트롤러의 동작 방법을 나타낸 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 저장 장치(100)의 전체적인 구성을 설명하기 위한 구성도이다.
도 1을 참조하면, 저장 장치(100)는 반도체 메모리 장치(110) 및 컨트롤러(120)를 포함할 수 있다.
반도체 메모리 장치(110)는 데이터를 저장할 수 있다. 반도체 메모리 장치(110)는 컨트롤러(120)의 제어에 응답하여 동작한다. 반도체 메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
반도체 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
그리고 반도체 메모리 장치(110)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
반도체 메모리 장치(110)는 컨트롤러(120)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 반도체 메모리 장치(110)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(110)는 내부에 복수의 메모리 블록들을 포함할 수 있다. 반도체 메모리 장치(110)의 내부에 포함된 N(N은 자연수)개의 메모리 블록들은 각각 BLK1, BLK2, ... , BLK(N)으로 호칭될 수 있다.
컨트롤러(120)는 호스트(50)의 요청에 따라 또는 호스트(50)의 요청과 무관하게 반도체 메모리 장치(110)의 동작을 제어할 수 있다. 예를 들면 컨트롤러(120)는 반도체 메모리 장치(110)에 대한 쓰기, 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 배드 블록 관리(BBM, Bad Block Management) 동작 등이 될 수 있다.
컨트롤러(120)는 호스트 인터페이스(121), 프로세서(122), 플래시 인터페이스(123), 램(124), 패턴 판단부(125), 맵 캐시 관리부(126), 엔트리 축출부(127)를 포함할 수 있다. 호스트 인터페이스(121)는 호스트(50)와의 통신을 위한 인터페이스를 제공한다. 컨트롤러(120)는 호스트(50)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(121)를 통해 호스트(50)와 통신하고, 플래시 인터페이스(123)를 통해 반도체 메모리 장치(110)와 통신할 수 있다.
그리고 프로세서(122)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(122)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 매핑 방법에는 매핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 매핑 방법에는 페이지 매핑 방법(Page mapping method), 블록 매핑 방법(Block mapping method), 그리고 혼합 매핑 방법(Hybrid mapping method)이 있다.
프로세서(122)는 호스트(50)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(122)는 랜더마이징 시드(seed)를 이용하여 호스트로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(122)는 읽기 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(122)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(50)로 출력될 것이다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위해 부팅 시 램(124)에 로드된 펌웨어를 구동할 수 있다.
플래시 인터페이스(123)는 반도체 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다.
램(124)은 컨트롤러(120)의 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있으며, SRAM 또는 DRAM일 수 있다.
패턴 판단부(125)는 호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단할 수 있다.
일 예로, 호스트로부터 수신된 커맨드는 비휘발성 메모리 익스프레스(NVMe) 커맨드일 수 있다.
그리고, 호스트로부터 수신된 커맨드는 해당 커맨드에 대응되는 데이터의 패턴이 순차 패턴인지 여부를 지시하는 정보를 포함할 수 있으며, 패턴 판단부(125)는 이 정보를 기초로 해당 커맨드에 대응되는 데이터의 패턴 정보를 판단할 수 있다.
순차(sequential) 패턴의 데이터란 저장 장치(100) 내에서 하나 이상의 키 필드(i.e. 어드레스)에 따라 차례로 저장되거나 또는 저장될 데이터를 의미하며, 반드시 물리적으로 연속적인 공간에 저장될 필요는 없다. 호스트(50)는 하나의 연속적인 논리 어드레스 영역에 대한 리드/라이트 동작을 위해, 하나 이상의 세그먼트화된 커맨드들을 저장 장치(100)로 전송할 수 있는데, 이 때 저장 장치(100)로 전송된 각 커맨드들에 대응되는 데이터의 패턴 정보는 순차 패턴이 될 수 있다.
반면 순차 패턴이 아닌 데이터는 랜덤(random) 패턴의 데이터일 수 있다. 랜덤 패턴의 데이터란 저장 장치(100) 내에서 특정한 순서 없이 저장되거나 저장될 데이터를 의미한다.
한 번에 대량의 처리가 필요한 데이터는 데이터 리드/라이트 성능을 최대화하기 위하여 순차 패턴으로 관리되는 것이 바람직하고, 그렇지 않은 데이터는 공간 효율성을 위해 랜덤 패턴으로 관리되는 것이 바람직하다.
이하, 도 3에서 커맨드에 대응되는 데이터의 패턴을 지시하는 정보의 일 예로서, 비휘발성 메모리 익스프레스 커맨드 내에 포함된 힌트 정보에 대해서 설명한다.
맵 캐시 관리부(126)는 호스트(50)로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 해당 커맨드에 대응되는 타겟 맵 테이블 엔트리를 선택할 수 있다.
맵 테이블은 플래시 변환 계층(FTL)에서 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 매핑(mapping)을 위해 사용되는 테이블로서, 매핑 테이블, L2P(logical-to-physical) 맵 테이블 등으로도 호칭될 수 있다.
맵 테이블은 특정 논리 주소 영역과 특정 물리 주소 영역 간의 매핑을 지시하는 맵 테이블 엔트리들로 구성된다. 맵 테이블의 특정 맵 테이블 엔트리에 의해 특정 논리 주소 영역에 매핑되는 물리 주소 영역을 맵 테이블 엔트리에 대응되는 매핑 영역으로 정의할 수 있다.
호스트(50)로부터 수신된 커맨드에 따라 맵 캐시 관리부(126)가 타겟 맵 테이블 엔트리를 결정하는 예는 다음과 같다.
일 예로, 호스트(50)로부터 라이트 커맨드가 수신된 경우에는, 수신된 라이트 커맨드에 대응되는 데이터에 대한 맵 테이블 엔트리가 맵 테이블에 추가되고, 맵 캐시 관리부(126)는 추가되는 맵 테이블 엔트리를 타겟 맵 테이블 엔트리로 선택할 수 있다.
이때, 커맨드에 대응되는 데이터의 패턴이 순차 패턴이면, 타겟 맵 테이블 엔트리는 해당 데이터가 반도체 메모리 장치(110) 내에서 순차적으로 저장되도록 구성될 수 있고, 만약 순차 패턴이 아니면 타겟 맵 테이블 엔트리는 해당 데이터가 반도체 메모리 장치(110) 내에서 랜덤하게 저장되도록 구성될 수 있다.
다른 예로, 호스트(50)로부터 리드 커맨드가 수신된 경우에는, 수신된 리드 커맨드에 대응되는 데이터에 대한 맵 테이블 엔트리를 맵 테이블에서 탐색하는 동작이 수행되고, 맵 캐시 관리부(126)는 탐색된 맵 테이블 엔트리를 타겟 맵 테이블 엔트리로 선택할 수 있다.
이때, 커맨드에 대응되는 데이터의 패턴이 순차 패턴이면, 타겟 맵 테이블 엔트리는 반도체 메모리 장치(110) 내에서 순차적으로 액세스 가능한 매핑 영역에 대응되고, 만약 순차 패턴이 아니면 랜덤하게 액세스 가능한 매핑 영역에 대응된다.
본 발명의 실시예들에서 설명하는 맵 테이블 엔트리는, 맵 테이블의 성능 및 후술할 맵 캐시의 히트 비율을 극대화하기 위해서 기존의 맵 테이블 엔트리와 다른 형태로 구성될 수 있다. 이하, 도 4에서 본 발명의 실시예들에 따른 맵 테이블 및 맵 테이블 엔트리의 구조를 설명한다.
맵 테이블은 파워 오프 상태에서도 유지되어야 하므로, 반도체 메모리 장치(110) 내에 저장된다. 그러나 컨트롤러(120)가 반도체 메모리 장치(110)에 데이터를 리드/라이트하기 위해 항상 반도체 메모리 장치(110) 내에 저장된 맵 테이블을 액세스하게 되면, 지연 시간(latency)이 매우 커지는 문제가 있다.
따라서, 반도체 메모리 장치(110) 내에 저장된 맵 테이블을 램(124)에 로드하고, 컨트롤러(120)는 데이터를 리드/라이트하는 과정에서 램(124)에 로드된 맵 테이블에 액세스하여 지연 시간을 줄이는 방식이 일반적으로 사용된다.
그러나 램(124)의 사이즈가 제한적인 반면, 전체 맵 테이블의 크기는 램(124)에서 맵 테이블을 로드하기 위해 할당될 수 있는 메모리 영역의 크기보다 일반적으로 크기 때문에, 전체 맵 테이블을 램(124)에 로드할 수 없는 문제가 있다. 예를 들어, 전체 1024GB의 메모리 영역에 대한 매핑 정보를 저장하는 맵 테이블에 대해서 하나의 맵 테이블 엔트리의 크기가 4Byte이고 하나의 맵 테이블 엔트리에 대응되는 매핑 영역은 4KB라고 가정한다. 이 경우 전체 맵 테이블의 크기는 (1024GB / 4KB) * 4 = 1GB이지만, 컨트롤러(120) 내부의 램(124)에서 맵 테이블을 위해 할당될 수 있는 메모리 영역의 크기는 최대 수 MB 정도로 1GB보다 작다.
따라서, 전술한 문제를 해결하기 위해 컨트롤러(120)는 램(124)에 맵 캐시를 구성하고, 맵 테이블 내의 전체 맵 테이블 엔트리 중 일부만 맵 캐시에 저장한다. 이때, 맵 캐시의 크기는 맵 테이블의 크기보다 작게 구성되며, 맵 캐시에 저장되는 맵 테이블 엔트리들은 동적으로 결정될 수 있다.
맵 캐시 관리부(126)는 선택된 타겟 맵 테이블 엔트리가 맵 캐시에 존재하지 않으면 선택된 타겟 맵 테이블 엔트리를 맵 캐시에 저장한다. 따라서, 맵 캐시를 이용하면 컨트롤러(120)에서 타겟 맵 테이블 엔트리를 액세스하기 위해 반도체 메모리 장치(110) 내에 저장된 맵 테이블을 직접 액세스할 필요가 없다는 장점이 있다.
엔트리 축출부(127)는, 맵 캐시에 타겟 맵 테이블 엔트리를 저장할 때, 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출할 수 있다. 전술한 바와 같이 맵 캐시의 크기는 제한된 램(124)의 사이즈로 인해 맵 테이블의 크기보다 작게 구성되기 때문에, 맵 캐시 관리부(126)에서 결정된 타겟 맵 테이블 엔트리를 맵 캐시에 저장하고자 할 때 맵 캐시에 타겟 맵 테이블 엔트리를 저장할 여유 공간이 없는 경우가 발생할 수 있다.
이때, 타겟 맵 테이블 엔트리를 저장하기 위해서는, 맵 캐시에 저장된 맵 테이블 엔트리들 중에서 일부가 맵 캐시에서 축출(evict)되고, 축출된 맵 테이블 엔트리가 저장된 영역에 타겟 맵 테이블 엔트리가 새로 저장된다.
이때, 맵 캐시에 이미 저장되어 있던 맵 테이블 엔트리들 중에서 어떤 맵 테이블 엔트리가 축출될 지를 결정하기 위한 정책이 맵 캐시에 대한 축출 정책이다.
일 예로 축출 정책은 LRU(Least Recently Used)일 수 있다. LRU는 맵 캐시에 저장된 맵 테이블 엔트리들 중에서 가장 이전에 참조된 맵 테이블 엔트리를 축출 대상으로 결정하는 정책이다.
다른 예로 축출 정책은 MRU(Most Recently Used)일 수 있다. LRU와 반대로, MRU는 맵 캐시에 저장된 맵 테이블 엔트리들 중에서 가장 최근에 참조된 맵 테이블 엔트리를 축출 대상으로 결정하는 정책이다.
또, 다른 예로 축출 정책은 FIFO(First In First Out)일 수 있다. FIFO는 맵 캐시에 저장된 맵 테이블 엔트리들 중에서 가장 먼저 맵 캐시에 저장된 맵 테이블 엔트리를 축출 대상으로 결정하는 정책이다.
엔트리 축출부(127)가 맵 캐시에서 축출될 맵 테이블 엔트리를 결정하기 위해 사용하는 축출 정책은 이하의 예와 같이 결정될 수 있다.일 예로, 축출 정책은 소정의 시구간 동안 호스트로부터 수신된 복수의 커맨드들에 대한 입력 분포를 기초로 하여 결정될 수 있다.
이때, 입력 분포는 소정의 시구간 동안 수신된 복수의 커맨드들 중에서, 대응되는 데이터의 패턴이 순차(sequential) 패턴인 커맨드의 비율을 기초로 하여, 순차 입력 분포 또는 랜덤 입력 분포로 결정될 수 있다.
이하, 도 5 내지 도 6에서 호스트로부터 수신된 복수의 커맨드들에 대한 입력 분포를 기초로 축출 정책이 결정되는 과정에 대하여 구체적으로 설명한다.
다른 예로, 축출 정책은 서로 다른 시구간에서 서로 다른 축출 정책이 적용된 경우, 맵 캐시의 히트 비율(hit ratio)을 기초로 결정될 수도 있다. 즉, 엔트리 축출부(127)는 실제 측정된 맵 캐시의 히트 비율(hit ratio)을 기초로 하여 가장 맵 캐시의 히트 비율을 높일 수 있는 축출 정책을 사용할 수 있다.
구체적으로 제1 시구간과, 제1 시구간 이후의 제2 시구간에 대해서, 제1 시구간 동안 제1 축출 정책이 적용된 경우의 맵 캐시의 히트 비율(hit ratio)이 제2 시구간 동안 제2 축출 정책이 적용된 경우의 맵 캐시의 히트 비율보다 높은 경우, 맵 캐시에 적용되는 축출 정책은 제2 축출 정책에서 제1 축출 정책으로 변경될 수 있다.이하, 도 7에서 서로 다른 시구간에서 서로 다른 축출 정책이 적용된 경우, 맵 캐시의 히트 비율(hit ratio)을 기초로 축출 정책이 결정되는 과정에 대하여 설명한다.
전술한 패턴 판단부(125), 맵 캐시 관리부(126) 및 엔트리 축출부(127)는 하나 이상의 모듈로 통합될 수 있다.
또한, 패턴 판단부(125), 맵 캐시 관리부(126) 및 엔트리 축출부(127)는 프로세서(122)와 통합된 하나의 프로세싱 유닛에 의해 구현될 수 있다.
또한, 패턴 판단부(125), 맵 캐시 관리부(126) 및 엔트리 축출부(127)는, 프로세서(122)가 패턴 판단부(125), 맵 캐시 관리부(126) 및 엔트리 축출부(127)의 동작을 지시하는 명령을 포함하는 펌웨어를 실행시키는 방식으로 구현될 수도 있다.
버스(128)는 컨트롤러(120)의 구성 요소들 사이의 채널을 제공하도록 구성될 수 있다.
도 2는 본 발명의 실시예들에서, 호스트로부터 수신된 커맨드에 따라 맵 캐시를 제어하는 동작을 설명한 도면이다.
도 2를 참조하면, 우선 패턴 판단부(125)는 호스트(50)로부터 커맨드를 수신하여, 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단한다. 도 1에서 전술한 바와 같이, 해당 커맨드는 비휘발성 메모리 익스프레스(NVMe) 커맨드일 수 있으며, 해당 커맨드는 해당 커맨드에 대응되는 데이터의 패턴이 순차 패턴인지 여부를 지시하는 정보를 포함할 수 있다.맵 캐시 관리부(126)는 패턴 판단부(125)에서 판단된 데이터의 패턴 정보를 기초로 하여, 맵 테이블에서 해당 커맨드에 대응되는 타겟 맵 테이블 엔트리를 결정하고, 만약 결정된 타겟 맵 테이블 엔트리가 맵 캐시에 존재하지 않으면 타겟 맵 테이블 엔트리를 맵 캐시에 저장할 수 있다.
도 1에서 전술한 바와 같이 맵 테이블은 파워 오프 상태에서도 유지될 수 있도록 반도체 메모리 장치(110) 내에 저장되고, 맵 캐시는 컨트롤러(120) 내의 램(124)에 저장된다. 맵 캐시는 맵 테이블에 포함된 N개의 맵 테이블 엔트리들 중 최대 T개(T < N)를 저장할 수 있다.
맵 캐시 관리부(126)는 타겟 맵 테이블 엔트리가 맵 캐시에 존재하면 별도의 동작을 수행할 필요가 없으나, 만약 타겟 맵 테이블 엔트리가 맵 캐시에 존재하지 않는 경우, 맵 테이블에서 선택된 맵 테이블 엔트리를 맵 캐시에 저장할 수 있다.
한편, 데이터 라이트/소거(write/erase) 동작 등으로 인해 맵 캐시에 저장된 맵 테이블 엔트리의 내용이 갱신된 경우, 내용이 갱신된 맵 테이블 엔트리는 반도체 메모리 장치(110) 내의 맵 테이블에 업데이트될 수 있다.
맵 캐시에 저장된 맵 테이블 엔트리가 맵 테이블에 업데이트되는 시점은 다음과 같이 결정될 수 있다. 일 예로 맵 캐시에 저장된 맵 테이블 엔트리는 일정한 주기마다 업데이트되거나 또는 특정한 이벤트(예를 들면, 내용이 변경된 맵 테이블 엔트리가 맵 캐시에서 축출되는 경우)가 발생한 경우에 업데이트될 수도 있다.
엔트리 축출부(127)는 맵 캐시 관리부(126)에서 결정된 타겟 맵 엔트리 정보를 이용하며, 맵 캐시에 타겟 맵 테이블 엔트리를 저장할 때 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출한다.
도 1에서 전술한 바와 같이 만약 맵 캐시에 여유 공간이 있다면 엔트리 축출부(127)에 의해 축출되는 맵 테이블 엔트리가 없지만, 만약 맵 캐시에 여유 공간이 없는 경우에는 엔트리 축출부(127)는 맵 캐시에 저장된 맵 테이블 엔트리들 중 일부를 축출 정책에 따라 선택하여 축출한다. 이때, 맵 캐시에서 축출된 맵 테이블 엔트리의 내용이 변경된 경우에는 축출된 맵 테이블 엔트리를 맵 테이블에 업데이트하고, 만약 변경되지 않은 경우에는 맵 테이블 엔트리를 램(124)에서 삭제한다.
도 3은 본 발명의 실시예들에서, NVMe 커맨드의 힌트 정보를 설명하는 도면이다.
일 예로, 비휘발성 메모리 익스프레스 커맨드인 비휘발성 메모리 익스프레스 리드 커맨드(NVMe Read CMD)의 구조를 살펴보면, 16개의 DWORD(하나의 DWORD는 4바이트(32비트))로 구성된다. 16개의 DWORD를 순서대로 DW0, DW1, DW2, ... , DW12, DW13, DW14, DW15라고 하면, DW13에 DSM(Dataset Management) 정보를 지시하는 필드가 포함된다. DSM 정보는 리드되는 데이터에 매핑되는 논리 블록 어드레스(LBA)에 대한 속성(Attribute)를 지시하는 필드이다.
그 중 순차 요청(sequential request) 필드는 해당 커맨드가 순차(sequential) 리드의 대상이 되는 커맨드인지 여부에 대한 정보를 지시하는 필드로서, 1일 경우에는 해당 커맨드가 순차 리드의 대상이 되는 커맨드이고, 0이면 순차 리드의 대상이 되는 커맨드인지 여부에 대해 어떠한 정보도 지시하지 않는다.
이때, 패턴 판단부(125)는 전술한 순차 요청 필드가 지시하는 정보를 사용하여, 해당 커맨드에 대응되는 데이터의 패턴 정보를 판단할 수 있다.
도 4는 본 발명의 실시예들에서, 맵 테이블 및 맵 테이블 엔트리의 구성의 일 예를 설명한 도면이다.
도 4에서 설명하는 맵 테이블의 구성의 예에서, 엔트리 넘버(Entry No.) 필드는 맵 테이블 엔트리의 인덱스를 지시하는 필드이고, 논리 주소(Logical Address) 필드는 맵 테이블 엔트리에 대응되는 논리 블록 어드레스의 시작 주소(이하, 논리 시작 주소로 호칭한다)를 지시하는 필드이고, 물리 주소(Physical Address) 필드는 맵 테이블 엔트리에 대응되는 물리 블록 어드레스의 시작 주소(이하, 물리 시작 주소로 호칭한다)를 지시하는 필드이고, 길이(Length)는 맵 테이블 엔트리에서 논리 블록 어드레스와 물리 블록 어드레스 간에 매핑되는 메모리 영역인 매핑 영역의 사이즈(이하, 매핑 사이즈로 호칭한다)를 지시하는 정보이다.
즉, 맵 테이블 엔트리는 맵 테이블 엔트리에 대응되는 메모리 영역의 물리 시작 주소 및 사이즈에 대한 정보를 포함할 수 있다. 이때, 메모리 영역의 단위는 페이지(page)일 수 있으며, 하나의 페이지의 크기는 기 설정된 값으로서 2KB, 4KB, 8KB 등일 수 있다.
이하, 길이의 단위는 페이지이고, 하나의 페이지의 크기는 4KB로 설정되었다고 가정하여 설명한다.
맵 테이블에서 엔트리 넘버 1, 2, 4, 5, 6인 맵 테이블 엔트리와 같이 논리 블록 어드레스와 물리 블록 어드레스가 순차적으로 매핑되지 않는 경우에는, 하나의 맵 테이블 엔트리는 논리 블록 어드레스와 물리 블록 어드레스 간에 하나의 페이지 사이즈만큼 매핑된다는 것을 지시하며, 이는 기존의 맵 테이블 엔트리 구조와 유사하다.
반면, 맵 테이블에서 엔트리 넘버 0인 맵 테이블 엔트리는, 논리적 시작 주소 0번 페이지부터 32768개의 페이지(32768 * 4KB = 128MB) 사이즈만큼의 메모리 영역이, 물리적 시작 주소 10번 페이지부터 32768개의 페이지 사이즈만큼의 메모리 영역에 매핑된다는 것을 지시한다. 그리고 맵 테이블에서 엔트리 넘버 3인 맵 테이블 엔트리는, 논리적 시작 주소 32770번 페이지부터 32개의 페이지(32 * 4KB = 128KB) 사이즈만큼의 메모리 영역이, 물리적 시작 주소 10002번 페이지부터 32개의 페이지 사이즈만큼의 메모리 영역에 매핑된다는 것을 지시한다.
즉, 엔트리 넘버 0, 3인 맵 테이블 엔트리와 같이, 본 실시예의 맵 테이블에서는 논리 블록 어드레스와 물리 블록 어드레스가 복수의 페이지 사이즈로 순차적으로 매핑된 경우에, 하나의 맵 테이블 엔트리로 전체 매핑된 메모리 영역을 표현할 수 있다. 이는 논리 블록 어드레스와 물리 블록 어드레스가 매핑되는 메모리 영역을 압축해서 표현할 수 있다는 의미이다.
이처럼, 논리 블록 어드레스와 물리 블록 어드레스가 복수의 페이지 사이즈로 순차적으로 매핑된 경우에, 전체 매핑된 메모리 영역을 하나의 맵 테이블 엔트리로 압축하여 지시할 수 있다면, 전체 맵 테이블의 사이즈를 줄일 수 있고 맵 캐시의 히트 비율을 높일 수 있다.
구체적으로, 기존의 맵 테이블 구조에서는, 논리 블록 어드레스와 물리 블록 어드레스가 순차적으로 매핑되었는지 여부와 무관하게 하나의 매핑 단위(e.g. 페이지) 별로 맵 테이블 엔트리가 구성되어야 한다.
예를 들어 기존의 맵 테이블 구조에서는 엔트리 넘버 0에서 지시하는 매핑을 표현하기 위해서는 32768개의 페이지 각각에 대해 맵 테이블 엔트리가 구성되어야 한다.
하지만, 본 발명의 실시예들에서 설명하는 맵 테이블 구조에서는 32768개의 맵 테이블 엔트리 대신 하나의 맵 테이블 엔트리만 사용하면 되기 때문에, 동일한 메모리 영역에 대한 매핑 정보를 지시하기 위한 전체 맵 테이블의 사이즈가 기존의 맵 테이블의 사이즈보다 줄어든다는 장점이 있다.
그리고, 엔트리 넘버 0에서 지시하는 매핑을 표현하기 위한 맵 테이블 엔트리를 맵 캐시에 저장할 때, 기존의 맵 테이블 구조에서는 맵 캐시에 32768개의 맵 테이블 엔트리가 저장되어야 하는 반면, 본 발명의 실시예들에서 설명하는 맵 테이블 구조에서는 맵 캐시에 하나의 맵 테이블 엔트리만 저장되면 된다. 따라서, 맵 캐시의 여유 공간을 다른 맵 테이블 엔트리에 사용할 수 있어서 맵 캐시의 히트 비율이 높아진다는 장점이 있다.
도 4에서 설명한 바와 같이 맵 테이블 엔트리가 해당 맵 테이블 엔트리에 대응되는 매핑 영역의 매핑 사이즈를 표현하기 위하여, 별도의 필드가 맵 테이블 엔트리에 추가로 포함될 수도 있다.
일 예로, 맵 테이블 엔트리에 압축 지시 필드가 추가로 포함될 수 있다. 만약 해당 압축 지시 필드가 제1값(예를 들어 0)이면 해당 맵 테이블 엔트리는 논리 블록 어드레스와 물리 블록 어드레스 간에 하나의 페이지 사이즈만큼 매핑된다는 것을 지시할 수 있다. 그리고 해당 압축 지시 필드가 제2값(예를 들어 1)이면 해당 맵 테이블 엔트리는 논리 블록 어드레스와 물리 블록 어드레스 간에 복수의 페이지 사이즈만큼 매핑된다는 것을 지시할 수 있다.
한편, 맵 캐시의 히트 비율을 높이기 위해 도 4에서 설명한 바와 같이 맵 테이블 구조를 변경하는 것뿐 아니라, 맵 캐시의 축출 정책을 개선하여 액세스 가능성이 높은 맵 테이블 엔트리가 최대한 맵 캐시 내에 저장되도록 할 수도 있다.
이를 위해 본 발명의 실시예들에서는 맵 캐시에 적용되는 축출 정책을 동적으로 적용하는 방법에 대해 설명하며, 먼저 맵 캐시에 적용되는 축출 정책을 소정의 시구간 동안 수신된 복수의 커맨드들의 입력 분포를 기초로 결정하는 방법에 대해 설명한다.
도 5는 본 발명의 실시예들에서, 소정의 시구간 동안 수신된 복수의 커맨드들에 대한 입력 분포를 확인하는 동작을 설명하는 도면이다.
호스트로부터 복수의 커맨드들 CMD#1, CMD#2, CMD#3, ..., CMD#(K-2), CMD#(K-1), CMD#(K)가 입력된다고 가정한다(이 커맨드들은 전술한 바와 같이 NVMe 커맨드일 수 있다).
이때, 각각의 커맨드들에 대응되는 데이터의 패턴은 패턴 판단부(125)에 의해 판단될 수 있다.
이때, 소정의 시구간 TP 동안 수신된 커맨드 CMD#2, CMD#3, ..., CMD#(K-2)들에 대한 입력 분포를 기초로 맵 캐시에 적용되는 축출 정책이 결정될 수 있다.
이때, 시구간 TP는 미리 설정된 주기마다 반복될 수 있다. 또한 시구간 TP는 맵 캐시의 히트 비율(hit ratio)등의 정보를 기초로 축출 정책이 새로 결정될 필요가 있다고 판단된 경우에 시작될 수 있다.
도 6은 본 발명의 실시예들에서, 소정의 시구간 동안 수신된 복수의 커맨드들에 대한 입력 분포를 기초로 하여, 맵 캐시에 적용되는 축출 정책이 결정되는 과정을 설명한 순서도이다.
이하, 도 1에서 설명한 엔트리 축출부(127)에 의해 본 과정이 실시되는 경우를 예시로 설명한다.
엔트리 축출부(127)는 소정의 시구간 동안 수신된 복수의 커맨드들을 선택한다(S610).
이후, 엔트리 축출부(127)는 S610 단계에서 선택된 커맨드들 중에서, 대응되는 데이터의 패턴이 순차 패턴인 커맨드의 비율을 계산한다(S620). 해당 커맨드에 대응되는 데이터의 패턴이 순차 패턴인지 여부는 패턴 판단부(125)에 의해 판단될 수 있다. 예를 들어, 소정의 시구간 동안 10개의 커맨드가 선택되고, 그 중 7개의 커맨드에 대해서 해당 커맨드에 대응되는 데이터의 패턴이 순차 패턴이고, 3개의 커맨드에 대해서 해당 커맨드에 대응되는 데이터의 패턴이 랜덤 패턴이면, 비율은 (7/10) = 0.7이 된다.
엔트리 축출부(127)는 S620 단계에서 계산된 비율이 기 설정된 임계 비율 이상인지 여부를 판단한다(S630).
만약 S620 단계에서 계산된 비율이 기 설정된 임계 비율 이상이면(S630-Y), 엔트리 축출부(127)는 호스트로부터 수신되는 커맨드들에 대응되는 데이터의 패턴은 주로 순차 패턴이라고 판단할 수 있다. 따라서, 입력 분포는 순차 입력 분포로 결정될 수 있다(S640).
반면 S620 단계에서 계산된 비율이 기 설정된 임계 비율 미만이면(S630-N), 엔트리 축출부(127)는 호스트로부터 수신되는 커맨드들에 대응되는 데이터의 패턴은 주로 랜덤 패턴이라고 판단할 수 있다. 따라서, 입력 분포는 랜덤 입력 분포로 결정될 수 있다(S650).
엔트리 축출부(127)는 S640 단계 또는 S650 단계에서 결정된 입력 분포에 따라 축출 정책을 결정한다(S660).
일 예로 엔트리 축출부(127)는 입력 분포가 순차 입력 분포인 경우에는 축출 정책을 LRU(least recently used) 또는 MRU(most recently used)로 결정할 수 있다.
입력 분포가 순차 입력 분포라는 의미는, 맵 캐시에서 순차적인 메모리 영역에 대응되는 맵 테이블 엔트리에 대해 히트가 발생될 가능성이 높다는 것을 의미한다. 따라서, 엔트리 축출부(127)는 히트가 발생될 가능성이 높은 맵 테이블 엔트리가 최대한 맵 캐시에 오래 저장될 수 있도록 LRU를 축출 정책으로 결정할 수 있다.
반대로, 입력 분포가 순차 분포라는 의미는, 데이터가 순차적으로 액세스될 수 있고, 한 번 액세스된 데이터가 바로 다시 액세스될 가능성이 낮다고 판단할 수도 있다. 따라서, 엔트리 축출부(127)는 LRU 대신 MRU를 축출 정책으로 결정할 수도 있다.
다른 예로 엔트리 축출부(127)는 입력 분포가 랜덤 입력 분포인 경우에는 축출 정책을 FIFO(first in first out)로 결정할 수 있다. 입력 분포가 랜덤 입력 분포라는 것은, 맵 캐시에 저장된 맵 테이블 엔트리들 중 어떤 맵 테이블 엔트리가 히트될지 여부를 예측할 수 없다는 것을 의미한다. 따라서, 엔트리 축출부(127)는 맵 테이블 엔트리가 맵 캐시에 저장되는 시간을 최대한 균등하게 하기 위해 FIFO를 축출 정책으로 결정할 수 있다.
한편, 서로 다른 시구간에서 서로 다른 축출 정책이 적용된 경우, 맵 캐시의 히트 비율(hit ratio)을 기초로 축출 정책이 결정될 수도 있다.
도 7은 본 발명의 실시예들에서, 제1 시구간 동안의 맵 캐시의 히트 비율 및 제2 시구간 동안의 맵 캐시의 히트 비율을 비교하여, 맵 캐시에 적용될 축출 정책을 결정하는 과정을 설명한 순서도이다.
이하, 도 1에서 설명한 엔트리 축출부(127)에 의해 본 과정이 실시되는 경우를 예시로 설명한다.
먼저 엔트리 축출부(127)는 제1 축출 정책을 맵 캐시에 대한 축출 정책으로 적용할 수 있다(S710). 제1 축출 정책은 미리 설정된 축출 정책이거나 또는 도 6에서 설명한 과정을 통해 결정된 축출 정책일 수 있다.
엔트리 축출부(127)는 제1 축출 정책이 적용된 상태에서, 제1 시구간 동안 맵 캐시의 히트 비율 A를 계산한다(S720).
이후, 엔트리 축출부(127)는 제2 축출 정책을 맵 캐시에 대한 축출 정책으로 새로 적용할 수 있다(S730). 제2 축출 정책 역시 미리 설정된 축출 정책이거나 또는 도 6에서 설명한 과정을 통해 결정된 축출 정책일 수 있다.
그리고 엔트리 축출부(127)는 제2 축출 정책이 적용된 상태에서, 제2 시구간 동안 맵 캐시의 히트 비율 B를 계산한다(S740).
이후 엔트리 축출부(127)는 S720 단계에서 계산한 A와 S740 단계에서 계산한 B를 비교한다(S750).
만약, A가 B보다 큰 경우(S750-Y)에는 제1 축출 정책이 제2 축출 정책보다 효율적이라는 것을 의미하므로, 엔트리 축출부(127)는 제2 축출 정책 대신 제1 축출 정책을 맵 캐시에 대한 축출 정책으로 적용할 수 있다(S760). 이 경우 엔트리 축출부(127)는 축출 정책이 항상 제1 축출 정책으로 유지되도록 하여, 축출 정책을 변경할 경우 발생하는 오버헤드(overhead)를 줄일 수 있다.
반면, B가 A보다 같거나 큰 경우(S750-N)에는 제2 축출 정책이 제1 축출 정책보다 효율적이라는 것을 의미하므로, 엔트리 축출부(127)는 제2 축출 정책을 맵 캐시에 대한 축출 정책으로 그대로 유지할 수 있다(S770).
도 7에서 설명한 과정은 호스트로부터 수신된 커맨드들의 입력 분포를 기초로 결정된 축출 정책으로 인해 맵 캐시의 히트 비율이 증가하지 않는 경우에 적용될 수 있다.
예를 들어, 호스트(50)로부터 순차 패턴의 커맨드들이 주로 수신되어 맵 캐시에 적용되는 축출 정책을 FIFO에서 LRU로 변경하였으나 실제 맵 캐시의 히트 비율이 증가하지 않으면, 도 7에서 설명한 과정을 통해, 비효율적인 LRU를 유지하는 대신 다시 FIFO로 축출 정책을 복원하여 맵 캐시의 히트 비율을 높일 수 있다.
도 8은 본 발명의 실시예들에 따른 컨트롤러(120)의 동작 방법을 나타낸 순서도이다.
이하, 도 1에서 설명한 저장 장치(100) 내부의 컨트롤러(120)에 의해서 본 방법이 실시되는 것을 예시로 설명한다.
도 8을 참조하면, 먼저 컨트롤러(120)의 패턴 판단부(125)는 호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단할 수 있다(S810). 이때, 호스트로부터 수신된 커맨드는, 해당 커맨드에 대응되는 데이터의 패턴이 순차 패턴인지 여부를 지시하는 정보를 포함할 수 있다.
컨트롤러(120)의 맵 캐시 관리부(126)는 S810 단계에서 판단된 패턴 정보에 따라, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정한다. 그리고 맵 캐시 관리부(126)는 만약 타겟 맵 테이블 엔트리가 맵 캐시에 존재하지 않으면 타겟 맵 테이블 엔트리를 맵 캐시에 저장할 수 있다(S820). 이때, 맵 테이블 및 맵 테이블 엔트리의 구성은 도 4에서 설명한 맵 테이블 및 맵 테이블 엔트리의 구성이 동일하게 적용될 수 있다.
그리고 컨트롤러(120)의 엔트리 축출부(127)는 맵 캐시에 맵 테이블 엔트리를 저장할 때, 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출할 수 있다(S830). 이때, 엔트리 축출부(127)가 맵 테이블 엔트리들 중 일부를 축출하기 위해 사용하는 축출 정책을 결정하는 구체적인 과정은 도 6 내지 도 7에서 설명한 과정이 동일하게 적용될 수 있다.
이상에서 전술한 본 발명의 실시예들을 통해, 맵 캐시의 히트 비율(hit ratio)을 극대화할 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법이 제공될 수 있다.
또한, 본 발명의 실시예들은 맵 테이블의 사이즈 대비 매핑되는 메모리 영역의 사이즈의 비율을 극대화하여 맵 테이블의 성능을 향상시킬 수 있는 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법을 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
50 : 호스트
100 : 저장 장치
110 : 반도체 메모리 장치
120 : 컨트롤러
121 : 호스트 인터페이스
122 : 프로세서
123 : 플래시 인터페이스
124 : 램
125 : 패턴 판단부
126 : 맵 캐시 관리부
127 : 엔트리 축출부

Claims (18)

  1. 반도체 메모리 장치를 제어하는 컨트롤러에 있어서,
    호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단하는 패턴 판단부;
    상기 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정하고, 상기 타겟 맵 테이블 엔트리가, 맵 테이블 엔트리들 중 일부를 저장하는 맵 캐시 내에 존재하지 않으면, 상기 타겟 맵 테이블 엔트리를 상기 맵 캐시에 저장하는 맵 캐시 관리부; 및
    상기 맵 캐시에 상기 타겟 맵 테이블 엔트리를 저장할 때, 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 엔트리 축출부;를 포함하는 컨트롤러.
  2. 제 1항에 있어서,
    상기 커맨드는 비휘발성 메모리 익스프레스(NVMe) 커맨드인 컨트롤러.
  3. 제1항에 있어서,
    상기 커맨드는,
    상기 커맨드에 대응되는 데이터의 패턴이 순차 패턴인지 여부를 지시하는 정보를 포함하는 컨트롤러.
  4. 제1항에 있어서,
    상기 타겟 맵 테이블 엔트리는,
    상기 타겟 맵 테이블 엔트리에 대응되는 매핑 영역의 물리 시작 주소 및 매핑 사이즈에 대한 정보를 포함하는 컨트롤러.
  5. 제4항에 있어서,
    상기 물리 시작 주소 및 매핑 사이즈에 대한 정보는 기 설정된 페이지 단위로 지시되는 컨트롤러.
  6. 제1항에 있어서,
    상기 엔트리 축출부는,
    소정의 시구간 동안 상기 호스트로부터 수신된 복수의 커맨드들에 대한 입력 분포를 기초로 하여 결정된 축출 정책에 따라, 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 컨트롤러.
  7. 제 6항에 있어서,
    상기 입력 분포는,
    상기 복수의 커맨드들 중에서, 대응되는 데이터의 패턴이 순차 패턴인 커맨드의 비율이 기 설정된 임계 비율 이상인 경우 순차 입력 분포로 결정되고, 상기 임계 비율 미만인 경우에 랜덤 입력 분포로 결정되는 컨트롤러.
  8. 제 7항에 있어서,
    상기 입력 분포가 순차 입력 분포인 경우, 상기 축출 정책은 LRU(least recently used) 정책 또는 MRU(most recently used)인 컨트롤러.
  9. 제 7항에 있어서,
    상기 입력 분포가 랜덤 입력 분포인 경우, 상기 축출 정책은 FIFO(first in first out) 정책인 컨트롤러.
  10. 제 6항에 있어서,
    제1 시구간과, 상기 제1 시구간 이후의 제2 시구간에 대해서,
    상기 제1 시구간 동안의 상기 맵 캐시의 히트 비율이 상기 제2 시구간 동안의 상기 맵 캐시의 히트 비율보다 높은 경우,
    상기 맵 캐시에 적용되는 축출 정책은, 상기 제1 시구간 동안 상기 맵 캐시에 적용된 축출 정책으로 변경되는 컨트롤러.
  11. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 컨트롤러;를 포함하되,
    상기 컨트롤러는,
    호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단하는 패턴 판단부;
    상기 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정하고, 상기 타겟 맵 테이블 엔트리가, 맵 테이블 엔트리들 중 일부를 저장하는 맵 캐시 내에 존재하지 않으면, 상기 타겟 맵 테이블 엔트리를 상기 맵 캐시에 저장하는 맵 캐시 관리부; 및
    상기 맵 캐시에 상기 타겟 맵 테이블 엔트리를 저장할 때, 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 엔트리 축출부;를 포함하는 저장 장치.
  12. 제 11항에 있어서,
    상기 커맨드는,
    상기 커맨드에 대응되는 데이터의 패턴이 순차 패턴인지 여부를 지시하는 정보를 포함하는 저장 장치.
  13. 제 11항에 있어서,
    상기 타겟 맵 테이블 엔트리는,
    상기 타겟 맵 테이블 엔트리에 대응되는 매핑 영역의 물리 시작 주소 및 매핑 사이즈에 대한 정보를 포함하는 저장 장치.
  14. 제 11항에 있어서,
    상기 엔트리 축출부는,
    소정의 시구간 동안 상기 호스트로부터 수신된 복수의 커맨드들에 대한 입력 분포를 기초로 하여 결정된 축출 정책에 따라, 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 저장 장치.
  15. 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    호스트로부터 수신된 커맨드에 대응되는 데이터의 패턴 정보를 판단하는 단계;
    상기 패턴 정보를 기초로 하여, 맵 테이블의 맵 테이블 엔트리들 중에서 타겟 맵 테이블 엔트리를 결정하고, 상기 타겟 맵 테이블 엔트리가, 맵 테이블 엔트리들 중 일부를 저장하는 맵 캐시 내에 존재하지 않으면, 상기 타겟 맵 테이블 엔트리를 상기 맵 캐시에 저장하는 단계; 및
    상기 맵 캐시에 상기 타겟 맵 테이블 엔트리를 저장할 때, 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 단계;를 포함하는 컨트롤러의 동작 방법.
  16. 제 15항에 있어서,
    상기 커맨드는,
    상기 커맨드에 대응되는 데이터의 패턴이 순차 패턴인지 여부를 지시하는 정보를 포함하는 컨트롤러의 동작 방법.
  17. 제 15항에 있어서,
    상기 타겟 맵 테이블 엔트리는,
    상기 타겟 맵 테이블 엔트리에 대응되는 매핑 영역의 물리 시작 주소 및 매핑 사이즈에 대한 정보를 포함하는 컨트롤러의 동작 방법.
  18. 제 15항에 있어서,
    상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 단계는,
    소정의 시구간 동안 상기 호스트로부터 수신된 복수의 커맨드들에 대한 입력 분포를 기초로 하여 결정된 축출 정책에 따라, 상기 맵 캐시 내에 저장된 맵 테이블 엔트리들 중 일부를 축출하는 컨트롤러의 동작 방법.
KR1020190038087A 2019-04-01 2019-04-01 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법 KR20200116372A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190038087A KR20200116372A (ko) 2019-04-01 2019-04-01 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법
US16/665,373 US11194737B2 (en) 2019-04-01 2019-10-28 Storage device, controller and method for operating the controller for pattern determination
CN201911135238.4A CN111796761A (zh) 2019-04-01 2019-11-19 存储器件、控制器以及用于操作控制器的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190038087A KR20200116372A (ko) 2019-04-01 2019-04-01 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법

Publications (1)

Publication Number Publication Date
KR20200116372A true KR20200116372A (ko) 2020-10-12

Family

ID=72605720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190038087A KR20200116372A (ko) 2019-04-01 2019-04-01 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법

Country Status (3)

Country Link
US (1) US11194737B2 (ko)
KR (1) KR20200116372A (ko)
CN (1) CN111796761A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11086795B2 (en) 2019-04-01 2021-08-10 SK Hynix Inc. Memory system, memory controller and operating method thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11755476B2 (en) 2020-04-13 2023-09-12 SK Hynix Inc. Memory controller, storage device including the memory controller, and method of operating the memory controller and the storage device
KR102406449B1 (ko) 2020-06-25 2022-06-08 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR102495910B1 (ko) 2020-04-13 2023-02-06 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR102435253B1 (ko) * 2020-06-30 2022-08-24 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US20230305968A1 (en) * 2022-03-28 2023-09-28 Microsoft Technology Licensing, Llc Cache replacement policy optimization for producer-consumer flows
CN116880746A (zh) * 2023-06-05 2023-10-13 珠海妙存科技有限公司 数据处理方法、装置、电子设备及计算机可读存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768548A (en) * 1992-04-15 1998-06-16 Intel Corporation Bus bridge for responding to received first write command by storing data and for responding to received second write command by transferring the stored data
KR20100082185A (ko) 2009-01-08 2010-07-16 삼성전자주식회사 플래시 메모리, 캐시 메모리, 그리고 제어기를 포함하는 사용자 장치
US8880844B1 (en) * 2010-03-12 2014-11-04 Trustees Of Princeton University Inter-core cooperative TLB prefetchers
US9779029B2 (en) * 2012-11-06 2017-10-03 Facebook, Inc. Cache replacement policy for data with strong temporal locality
KR101587579B1 (ko) 2014-02-19 2016-01-22 한국과학기술원 가상화 시스템에서 메모리 조정방법
US10091904B2 (en) * 2016-07-22 2018-10-02 Intel Corporation Storage sled for data center
GB2565069B (en) * 2017-07-31 2021-01-06 Advanced Risc Mach Ltd Address translation cache
KR102549545B1 (ko) * 2018-03-22 2023-06-29 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
GB2576528B (en) * 2018-08-22 2021-06-23 Advanced Risc Mach Ltd Performing address translation on predicted virtual memory address

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11086795B2 (en) 2019-04-01 2021-08-10 SK Hynix Inc. Memory system, memory controller and operating method thereof

Also Published As

Publication number Publication date
US11194737B2 (en) 2021-12-07
US20200310984A1 (en) 2020-10-01
CN111796761A (zh) 2020-10-20

Similar Documents

Publication Publication Date Title
US10936252B2 (en) Storage system capable of invalidating data stored in a storage device thereof
US20230342051A1 (en) Memory system
US11119940B2 (en) Sequential-write-based partitions in a logical-to-physical table cache
US11194737B2 (en) Storage device, controller and method for operating the controller for pattern determination
US10949355B2 (en) Methods and apparatus for workload based dynamic cache control in SSD
US8918580B2 (en) Storage device with buffer memory including non-volatile RAM and volatile RAM
US8443144B2 (en) Storage device reducing a memory management load and computing system using the storage device
JP6224253B2 (ja) フラッシュメモリ内に記憶されたデータの推測的プリフェッチ
EP2895958B1 (en) Address mapping
KR101979735B1 (ko) 비휘발성 메모리 시스템 및 이와 통신하는 호스트
US10936203B2 (en) Memory storage device and system employing nonvolatile read/write buffers
US11734189B2 (en) Caching of logical-to-physical mapping information in a memory sub-system
US11755495B2 (en) Storing a logical-to-physical mapping in NAND memory
US11422945B2 (en) Generating, maintaining, or utilizing a compressed logical-to-physical table based on sequential writes
US20230176965A1 (en) Media management based on data access metrics
CN113254358A (zh) 用于地址表高速缓存管理的方法和系统
US11422930B2 (en) Controller, memory system and data processing system
CN106557428B (zh) 数据存储设备的映射系统选择
US20220179795A1 (en) Identification and caching of frequent read disturb aggressors
KR20160119607A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11409599B2 (en) Managing probabilistic data integrity scans in workloads with localized read patterns
US11809332B2 (en) Prefetch data associated with TLB fill requests
US11922011B2 (en) Virtual management unit scheme for two-pass programming in a memory sub-system
KR20220005285A (ko) 데이터 저장 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination