KR102649169B1 - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 쓰기 성능을 갖는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러는, 호스트의 플러시 요청에 따라 플러시 커맨드를 생성하고, 버퍼에 저장된 쓰기 데이터 중 플러시 커맨드에 따라 저장될 플러시 데이터 청크들을 결정하는 커맨드 처리부, 플러시 데이터 청크들을 저장하는 프로그램 동작들을 수행하도록 복수의 메모리 장치들을 제어하고, 플러시 커맨드에 대한 응답이 호스트에 제공되었는지 여부와 무관하게, 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 저장하는 프로그램 동작을 수행하도록 복수의 메모리 장치들을 제어하는 쓰기 동작 제어부 및 프로그램 동작들이 완료되면, 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되었는지 여부에 따라, 플러시 커맨드에 대한 응답을 호스트에 제공하는 플러시 응답 제어부를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 쓰기 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 메모리 장치들을 제어하는 메모리 컨트롤러는, 호스트의 플러시 요청에 따라 플러시 커맨드를 생성하고, 버퍼에 저장된 쓰기 데이터 중 플러시 커맨드에 따라 저장될 플러시 데이터 청크들을 결정하는 커맨드 처리부, 플러시 데이터 청크들을 저장하는 프로그램 동작들을 수행하도록 복수의 메모리 장치들을 제어하고, 플러시 커맨드에 대한 응답이 호스트에 제공되었는지 여부와 무관하게, 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 저장하는 프로그램 동작을 수행하도록 복수의 메모리 장치들을 제어하는 쓰기 동작 제어부 및 프로그램 동작들이 완료되면, 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되었는지 여부에 따라, 플러시 커맨드에 대한 응답을 호스트에 제공하는 플러시 응답 제어부를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 장치들을 제어하는 메모리 컨트롤러의 동작 방법은 호스트의 플러시 요청에 따라 플러시 커맨드를 생성하고, 버퍼에 저장된 쓰기 데이터 중 플러시 커맨드에 따라 저장될 플러시 데이터 청크들을 결정하는 단계, 플러시 데이터 청크들을 저장하는 프로그램 동작들을 수행하도록 복수의 메모리 장치들을 제어하는 단계, 프로그램 동작들이 완료되면, 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되었는지 여부에 따라, 플러시 커맨드에 대한 응답을 호스트에 제공하는 단계를 포함한다.
본 기술에 따르면 향상된 쓰기 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러와 복수의 메모리 장치들과의 연결관계를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 4는 도 3의 커맨드 정보 저장부를 설명하기 위한 도면이다.
도 5는 도 3의 플러시 정보 저장부를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 플러시 데이터 청크들을 인터리빙 방식으로 복수의 메모리 장치들에 저장하는 프로그램 동작들을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 8은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 커맨드 처리부(210), 쓰기 동작 제어부(220) 및 플러시 응답 제어부(230)를 포함할 수 있다.
커맨드 처리부(210)는 호스트(300)의 에 대응되는쓰기 요청에 대응되는 데이터인 쓰기 데이터를 버퍼에 저장할 수 있다. 쓰기 데이터는 쓰기 요청에 따라 메모리 장치(100)에 저장될 데이터일 수 있다. 쓰기 데이터의 크기는 쓰기 요청별로 다를 수 있다.
커맨드 처리부(210)는 호스트(300)의 플러시 요청에 따라 플러시 커맨드를 생성할 수 있다. 커맨드 처리부(210)는 생성한 플러시 커맨드를 쓰기 동작 제어부(220) 및 플러시 응답 제어부(230)에 제공할 수 있다. 플러시 요청은 플러시 요청보다 이전에 입력된 쓰기 요청들에 대응되는 데이터를 복수의 메모리 장치들(100)에 저장할 것을 지시하는 요청일 수 있다.
커맨드 처리부(210)는 플러시 커맨드에 따라 저장될 플러시 데이터 청크들을 결정할 수 있다. 플러시 커맨드는 버퍼에 저장된 쓰기 데이터들을 복수의 메모리 장치들(100)에 저장할 것을 지시하는 커맨드일 수 있다. 커맨드 처리부(210)는 버퍼에 저장된 쓰기 데이터들을 미리 설정된 크기의 플러시 데이터 청크들로 구분할 수 있다.
쓰기 동작 제어부(220)는 복수의 메모리 장치들(100)이 플러시 데이터 청크들을 저장하는 프로그램 동작을 수행하도록 제어할 수 있다. 쓰기 동작 제어부(220)는 플러시 커맨드에 대한 응답이 호스트에 제공되었는지 여부와 무관하게, 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 저장하는 프로그램 동작을 수행하도록 복수의 메모리 장치들(100)을 제어할 수 있다.
실시 예에서, 쓰기 동작 제어부(220)는 복수의 메모리 장치들(100)이 플러시 데이터 청크들과 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 인터리빙 방식으로 프로그램하도록 제어할 수 있다. 구체적으로, 쓰기 동작 제어부(220)는 플러시 데이터 청크들을 복수의 메모리 장치들(100)에 순차적으로 할당할 수 있다. 쓰기 동작 제어부(220)는 플러시 데이터 청크들이 복수의 메모리 장치들(100)에 할당된 이후에, 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 복수의 메모리 장치들(100)에할 당할 수 있다. 복수의 메모리 장치들(100) 각각은 할당된 플러시 데이터 청크들을 저장하는 프로그램 동작을 수행할 수 있다.
쓰기 동작 제어부(220)는 플러시 커맨드에 따라 저장될 플러시 데이터 청크들을 저장하는 프로그램 동작들이 모두 완료되면, 플러시 커맨드에 대한 동작 완료 신호를 생성할 수 있다. 실시 예에서, 쓰기 동작 제어부(220)는 호스트로부터 새로운 플러시 요청이 입력될 때마다, 프로그램 동작들이 모두 완료되었는지 판단할 수 있다. 다른 실시 예에서, 쓰기 동작 제어부(220)는 미리 설정된 주기마다 프로그램 동작들이 모두 완료되었는지 판단할 수 있다. 쓰기 동작 제어부(220)는 생성한 동작 완료 신호를 플러시 응답 제어부(230)에 제공할 수 있다.
플러시 응답 제어부(230)는 커맨드 처리부(210)로부터 수신한 플러시 커맨드의 동작이 완료되면 수신한 플러시 커맨드에 대한 응답을 호스트(300)에 제공할 수 있다. 플러시 응답 제어부(230)는 쓰기 동작 제어부(220)가 제공하는 동작 완료 신호를 기초로, 수신한 플러시 커맨드의 동작이 완료되었는지 여부를 판단할 수 있다.
실시 예에서, 플러시 응답 제어부(230)는 수신한 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되었는지 여부에 따라, 수신한 플러시 커맨드에 대한 응답을 호스트에 제공할 수 있다. 플러시 응답 제어부(230)는 수신한 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되었으면, 수신한 플러시 커맨드에 대한 응답을 호스트에 제공할 수 있다. 플러시 응답 제어부(230)는 수신한 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되지 않았으면, 수신한 플러시 커맨드에 대한 응답을 호스트에 제공하지 않을 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러와 복수의 메모리 장치들과의 연결관계를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 제1 채널(CH1) 및 제2 채널(CH2)을 통해 복수의 메모리 장치들(메모리 장치_11 내지 메모리 장치_24)과 연결될 수 있다. 채널의 개수 또는 각 채널에 연결되는 메모리 장치의 개수는 본 실시 예에 제한되지 않는다.
제1 채널(CH1)에는 메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)가 공통 연결될 수 있다. 메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)는 제1 채널(CH1)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)는 제1 채널(CH1)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)가 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
제2 채널(CH2)에는 메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)가 공통 연결될 수 있다. 메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)는 제2 채널(CH2)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)는 제2 채널(CH2)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)가 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
복수의 메모리 장치들을 사용하는 저장 장치는 인터리브(Interleave) 방식을 사용한 데이터 통신인 데이터 인터리빙을 이용하여 성능을 향상시킬 수 있다. 데이터 인터리빙은 하나의 채널을 두 개 이상의 웨이들이 공유하는 구조에서, 웨이를 옮겨가며 데이터 읽기 또는 쓰기 동작을 수행하는 것일 수 있다. 데이터 인터리빙을 위하여, 메모리 장치들은 채널과 웨이(Way) 단위로 관리될 수 있다. 각 채널들에 연결되는 메모리 장치들의 병렬화를 극대화하기 위하여, 메모리 컨트롤러(200)는 연속적인 논리적 메모리 영역을 채널과 웨이로 분산하여 할당할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치_11(Die_11)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다. 메모리 장치_11(Die_11)이 전송된 데이터를 내부에 포함된 메모리 셀에 프로그램(Program)하는 동안, 메모리 컨트롤러(200)는 메모리 장치_12(Die_12)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다.
도 2에서, 복수의 메모리 장치들은 4개의 웨이들(WAY1 내지 WAY4)로 구성될 수 있다. 제1 웨이(WAY1)는 메모리 장치_11(Die_11) 및 메모리 장치_21(Die_21)을 포함할 수 있다. 제2 웨이(WAY2)는 메모리 장치_12(Die_12) 및 메모리 장치_22(Die_22)를 포함할 수 있다. 제3 웨이(WAY3)는 메모리 장치_13(Die_13) 및 메모리 장치_23(Die_23)을 포함할 수 있다. 제4 웨이(WAY4)는 메모리 장치_14(Die_14) 및 메모리 장치_24(Die_24)를 포함할 수 있다.
각각의 채널(CH1 및 CH2)은 해당 채널에 연결된 메모리 장치들이 공유하여 사용하는 신호들의 버스(Bus)일 수 있다.
도 2에서는 2채널/4웨이 구조에서의 데이터 인터리빙을 설명하였으나, 인터리빙의 효율은 채널 수가 많을수록 그리고 웨이(Way)의 수가 많을수록 효율적일 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 컨트롤러(200)는 커맨드 처리부(210), 쓰기 동작 제어부(220), 플러시 응답 제어부(230) 및 버퍼(240)를 포함할 수 있다.
실시 예에서, 커맨드 처리부(210)는 커맨드 정보 저장부(211)를 포함할 수 있다.
커맨드 처리부(210)는 호스트(300)의 쓰기 요청(Request)에 따라 쓰기 커맨드를 생성할 수 있다. 커맨드 처리부(210)는 생성한 쓰기 커맨드를 커맨드 정보 저장부(211)에 순차적으로 저장할 수 있다. 커맨드 처리부(210)는 생성한 플러시 커맨드(Flush CMD)를 쓰기 동작 제어부(220) 및 플러시 응답 제어부(230)에 제공할 수 있다.
커맨드 처리부(210)는 호스트(300)의 플러시 요청(Request)에 따라 플러시 커맨드(Flush CMD)를 생성할 수 있다. 커맨드 처리부(210)는 생성한 플러시 커맨드(Flush CMD)를 커맨드 정보 저장부(211)에 저장할 수 있다. 플러시 커맨드(Flush CMD)는 버퍼(240)에 저장된 쓰기 데이터들(Write Data)을 복수의 메모리 장치들(100)에 저장할 것을 지시하는 커맨드일 수 있다. 쓰기 데이터들(Write Data)은 커맨드 정보 저장부(211)에 저장된 커맨드들 중 플러시 커맨드(Flush CMD)보다 이전에 저장된 쓰기 커맨드들에 대응되는 데이터들일 수 있다.
커맨드 처리부(210)는 플러시 커맨드(Flush CMD)에 따라 저장될 플러시 데이터 청크들(Flush Data Chunks)을 결정할 수 있다. 구체적으로, 커맨드 처리부(210)는 플러시 커맨드(Flush CMD)에 따라 저장될 쓰기 데이터들(Write Data)을 미리 설정된 크기의 플러시 데이터 청크들(Flush Data Chunks)로 구분할 수 있다.
실시 예에서, 쓰기 동작 제어부(220)는 도 2를 참조하여 설명된 복수의 메모리 장치들(Die_11~Die_14)과 공통으로 연결된 제1 채널(CH1)과 연결될 수 있다. 쓰기 동작 제어부(220)에 연결되는 채널의 개수 또는 각 채널에 연결되는 메모리 장치의 개수는 본 실시 예에 제한되지 않는다.
쓰기 동작 제어부(220)는 커맨드 처리부(210)로부터 플러시 커맨드(Flush CMD)를 수신하면, 플러시 커맨드(Flush CMD)에 대응되는 플러시 데이터 청크들(Flush Data Chunks)을 복수의 메모리 장치들(100)에 저장할 수 있다.
구체적으로, 쓰기 동작 제어부(220)는 복수의 메모리 장치들(100)이 플러시 데이터 청크들(Flush Data Chunks)을 저장하는 프로그램 동작을 수행하도록 제어할 수 있다. 쓰기 동작 제어부(220)는 도 2를 참조하여 설명된 데이터 인터리빙 방식에 따라, 복수의 메모리 장치들(100)이 플러시 데이터 청크들(Flush Data Chunks)을 프로그램하도록 제어할 수 있다.
예를 들면, 쓰기 동작 제어부(220)는 플러시 데이터 청크들(Flush Data Chunks)을 제1 내지 제4 메모리 장치들(Die_11~Die_14)들에 순차적으로 할당할 수 있다. 각 메모리 장치들은 할당 된 플러시 데이터 청크들(Flush Data Chunks)을 저장하는 프로그램 동작을 수행할 수 있다.
실시 예에서, 쓰기 동작 제어부(220)는 쓰기 동작 제어부(220)와 채널을 통해 공통 연결된 메모리 장치들과 각각 대응하는 다이 맵들(221)을 포함할 수 있다. 다이 맵들(221)은 각 메모리 장치(100)에 프로그램되도록 할당된 플러시 데이터 청크들(Flush Data Chunks)이 프로그램 완료되었는지 여부를 나타내는 상태 정보를 포함할 수 있다. 예를 들면, 쓰기 동작 제어부(220)는 제1 채널(CH1)을 통해 공통 연결된 제1 내지 제4 메모리 장치들(Die_11~Die_14)들에 각각 대응되는 다이 맵들(221)을 포함할 수 있다.
쓰기 동작 제어부(220)는 플러시 커맨드(Flush CMD)에 따라 저장될 플러시 데이터 청크들(Flush Data Chunks)을 저장하는 프로그램 동작들이 모두 완료되었는지 판단할 수 있다. 이 때, 쓰기 동작 제어부(220)는 다이 맵들(221)을 기초로 플러시 커맨드(Flush CMD)별로 플러시 데이터 청크들(Flush Data Chunks)에 대한 프로그램 동작들이 완료되었는지 판단할 수 있다.
쓰기 동작 제어부(220)는 프로그램 동작들이 모두 완료되면, 해당 플러시 커맨드(Flush CMD)에 대한 동작 완료 신호(Complete Signal)를 생성할 수 있다. 쓰기 동작 제어부(220)는 생성한 동작 완료 신호(Complete Signal)를 플러시 응답 제어부(230)에 제공할 수 있다.
실시 예에서, 플러시 응답 제어부(230)는 플러시 정보 저장부(231)를 포함할 수 있다.
플러시 응답 제어부(230)는 커맨드 처리부(210)로부터 수신한 플러시 커맨드(Flush CMD)를 플러시 정보 저장부(231)에 순차적으로 저장할 수 있다. 플러시 정보 저장부(231)는 플러시 정보 저장부(231)에 순차적으로 저장된 플러시 커맨드들(Flush CMD) 각각이 동작 완료 상태인지 여부를 나타내는 플러시 정보를 저장할 수 있다. 플러시 정보에 포함된 플러시 커맨드(Flush CMD)의 상태는 디폴트 값으로 동작 미완료 상태일 수 있다.
플러시 응답 제어부(230)는 쓰기 동작 제어부(220)가 제공하는 플러시 커맨드(Flush CMD)에 대한 동작 완료 신호(Complete Signal)를 수신하면, 해당 플러시 커맨드(Flush CMD)의 상태를 동작 완료 상태로 변경할 수 있다.
플러시 응답 제어부(230)는 플러시 커맨드(Flush CMD)의 상태가 동작 완료 상태이면 플러시 커맨드(Flush CMD)에 대한 응답(Flush CMD Response)을 호스트(300)에 제공할 수 있다. 다만, 플러시 정보 저장부(231)에 플러시 커맨드(Flush CMD)보다 이전에 저장된 플러시 커맨드들(Flush CMD) 중 적어도 하나의 플러시 커맨드(Flush CMD)의 상태가 동작 미완료 상태이면, 플러시 커맨드(Flush CMD)에 대한 응답(Flush CMD Response)을 호스트(300)에 제공하지 않을 수 있다.
플러시 응답 제어부(230)는 플러시 커맨드(Flush CMD)에 대한 응답(Flush CMD Response)이 호스트(300)에 제공된 플러시 커맨드(Flush CMD)를 플러시 정보 저장부(231)에서 삭제할 수 있다.
버퍼(240)는 호스트(300)의 쓰기 요청(Request)에 대응되는 데이터인 쓰기 데이터(Write Data)를 저장할 수 있다. 구체적으로, 쓰기 데이터(Write Data)는 쓰기 요청(Request)에 따라 생성된 쓰기 커맨드에 따라 복수의 메모리 장치들(100)에 저장될 데이터일 수 있다. 쓰기 데이터의 크기는 쓰기 커맨드 별로 다를 수 있다.
버퍼(240)에 저장된 쓰기 데이터(Write Data)는 플러시 커맨드(Flush CMD)에 따라, 미리 설정된 크기를 갖는 플러시 데이터 청크들(Flush Data Chunks)로 구분될 수 있다. 플러시 데이터 청크들(Flush Data Chunks)은 쓰기 동작 제어부(220)의 제어에 따라 복수의 메모리 장치들(100)에 순차적으로 할당되어 저장될 수 있다.
도 4는 도 3의 커맨드 정보 저장부를 설명하기 위한 도면이다.
도 4를 참조하면, 커맨드 정보 저장부는 입력된 호스트의 요청에 따라 생성된 커맨드 및 커맨드에 따라 저장될 데이터들을 포함하는 커맨드 정보를 저장할 수 있다.
쓰기 커맨드(Write CMD)는 호스트의 쓰기 요청(Write Request)에 따라 생성될 수 있다. 쓰기 데이터(Write Data)는 쓰기 커맨드(Write CMD)에 따라 저장될 데이터일 수 있다.
플러시 커맨드(Flush CMD)는 호스트의 플러시 요청(Flush Request)에 따라 생성될 수 있다. 플러시 커맨드(Flush CMD)는 플러시 커맨드(Flush CMD)보다 이전에 생성된 쓰기 커맨드(Write CMD)에 대응되는 쓰기 데이터(Write Data)를 메모리 장치에 저장할 것을 지시하는 커맨드일 수 있다.
실시 예에서, 연속하는 두 개의 플러시 커맨드들 중 나중에 생성된 플러시 커맨드(Flush CMD)는 나중에 생성된 플러시 커맨드(Flush CMD)보다 이전에 생성된 쓰기 커맨드들(Write CMD)에 대응되는 쓰기 데이터(Write Data)를 메모리 장치에 저장할 것을 지시하는 커맨드일 수 있다. 이 때 쓰기 커맨드들(Write CMD)은 연속되는 두 개의 플러시 커맨드들 중 먼저 생성된 플러시 커맨드(Flush CMD)보다 이후에 생성된 쓰기 커맨드들(Write CMD)일 수 있다.
플러시 커맨드(Flush CMD)는 플러시 데이터 청크(Flush Data Chunk)를 메모리 장치에 저장할 것을 지시하는 커맨드일 수 있다. 플러시 데이터 청크(Flush Data Chunk)는 플러시 커맨드(Flush CMD)에 따라 저장될 데이터 청크일 수 있다. 플러시 커맨드(Flush CMD)에 따라 저장될 쓰기 데이터(Write Data)는 미리 설정된 크기를 갖는 플러시 데이터 청크들(Flush Data Chunk)로 구분될 수 있다. 미리 설정된 크기는 메모리 장치에 한 번의 프로그램 동작으로 프로그램될 수 있는 데이터의 크기일 수 있다. 예를 들면, 프로그램 동작은 페이지 단위로 수행되므로, 미리 설정된 크기는 하나의 페이지가 저장하는 데이터의 크기일 수 있다.
예를 들면, 첫 번째로 입력된 호스트의 요청(Request)은 제1 쓰기 요청(Write Request 1)일 수 있다. 제1 쓰기 요청(Write Request 1)에 따라 제1 쓰기 커맨드(Write CMD 1)가 생성될 수 있다. 제1 쓰기 커맨드(Write CMD 1)에 대응되는 제1 쓰기 데이터(Write Data 1)는 도 3을 참조하여 설명된 버퍼에 저장될 수 있다.
두 번째로 입력된 호스트의 요청(Request)은 제2 쓰기 요청(Write Request 2)일 수 있다. 제2 쓰기 요청(Write Request 2)에 따라 제2 쓰기 커맨드(Write CMD 2)가 생성될 수 있다. 제2 쓰기 커맨드(Write CMD 2)에 대응되는 제2 쓰기 데이터(Write Data 2)는 버퍼에 저장될 수 있다.
세 번째로 입력된 호스트의 요청(Request)은 제1 플러시 요청(Flush Request 1)일 수 있다. 제1 플러시 요청(Flush Request 1)에 따라 제1 플러시 커맨드(Flush CMD 1)가 생성될 수 있다. 제1 플러시 커맨드(Flush CMD 1)는 제1 플러시 커맨드(Flush CMD 1)보다 이전에 생성된 제1 및 제2 쓰기 커맨드들(Write CMD1, 2)에 대응되는 제1 및 제2 쓰기 데이터들(Write Data 1, 2)을 도 1을 참조하여 설명된 메모리 장치에 저장할 것을 지시하는 커맨드일 수 있다.
도 4에서, 제1 쓰기 데이터(Write Data 1)의 크기가 12kB이고, 제2 쓰기 데이터(Write Data 2)의 크기가 36kB로 가정할 때, 제1 플러시 커맨드(Flush CMD 1)에 따라 저장될 쓰기 데이터들(Write Data 1, 2)의 전체 크기는 48kB일 수 있다. 제1 및 제2 쓰기 데이터들(Write Data 1, 2)은 미리 설정된 크기를 갖는 플러시 데이터 청크들로 구분될 수 있다. 하나의 페이지가 저장하는 데이터의 크기를 8kB로 가정할 때, 미리 설정된 크기는 8kB일수 있다. 따라서, 제1 플러시 커맨드(Flush CMD 1)에 따라 저장될 쓰기 데이터들(Write Data 1, 2)은 제1 내지 제6 플러시 데이터 청크들(Flush Data Chunk 1~Flush Data Chunk 6)로 구분될 수 있다.
네 번째로 입력된 호스트의 요청(Request)은 제3 쓰기 요청(Write Request 3)일 수 있다. 제3 쓰기 요청(Write Request 3)에 따라 제3 쓰기 커맨드(Write CMD 3)가 생성될 수 있다. 제3 쓰기 커맨드(Write CMD 3)에 대응되는 제3 쓰기 데이터(Write Data 3)는 버퍼에 저장될 수 있다.
다섯 번째로 입력된 호스트의 요청(Request)은 제2 플러시 요청(Flush Request 2)일 수 있다. 제2 플러시 요청(Flush Request 2)에 따라 제2 플러시 커맨드(Flush CMD 2)가 생성될 수 있다. 연속하는 제1 및 제2 플러시 커맨드들(Flush CMD 1, 2) 중 제2 플러시 커맨드(Flush CMD 2)는 제3 쓰기 커맨드(Write CMD 3)에 대응되는 제3 쓰기 데이터(Write Data 3)를 메모리 장치에 저장할 것을 지시하는 커맨드일 수 있다. 제3 쓰기 커맨드(Write CMD 3)는 제2 플러시 커맨드(Flush CMD 2)보다 이전에 생성되고, 제1 플러시 커맨드(Flush CMD 1)보다 이후에 생성된 커맨드일 수 있다.
도 4에서, 제3 쓰기 데이터(Write Data 3)의 크기를 16kB로 가정할 때, 제2 플러시 커맨드(Flush CMD 2)에 따라 저장될 제3 쓰기 데이터(Write Data 3)의 크기는 16kB일 수 있다. 따라서, 제2 플러시 커맨드(Flush CMD 2)에 따라 저장될 제3 쓰기 데이터(Write Data 3)는 제1 및 제2 플러시 데이터 청크들(Flush Data Chunk 1, 2)로 구분될 수 있다.
도 4에서, 쓰기 데이터의 크기 및 플러시 데이터 청크의 미리 설정된 크기는 본 실시 예에 제한되지 않는다.
기존 발명의 경우, 플러시 요청에 따라 생성된 플러시 커맨드에 대한 응답이 호스트에 제공되기 전에는, 플러시 요청 이후에 입력된 쓰기 요청에 대응되는 데이터를 저장하는 프로그램 동작이 수행되지 않을 수 있다.
예를 들면, 제1 플러시 커맨드(Flush CMD 1)에 대한 응답이 호스트에 제공되기 전에는, 제3 쓰기 요청(Write Request 3)에 대응되는 제3 쓰기 데이터(Write Data 3)을 저장하는 프로그램 동작이 수행되지 않을 수 있다. 제3 쓰기 요청(Write Request 3)은 제1 플러시 요청(Flush Request 1) 이후에 호스트로부터 입력된 요청일 수 있다.
즉, 제1 플러시 커맨드(Flush CMD 1)에 대한 응답이 호스트에 제공되면, 제3 쓰기 요청(Write Request 3)에 대응되는 제3 쓰기 데이터(Write Data 3)을 저장하는 프로그램 동작이 수행될 수 있다.
본 발명의 실시 예의 경우, 호스트의 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 저장하는 프로그램 동작이 수행될 수 있다. 쓰기 요청에 대응되는 데이터를 저장하는 프로그램 동작은, 호스트의 플러시 요청에 따른 플러시 커맨드에 대한 응답이 호스트에 제공되었는지 여부와 무관하게, 수행될 수 있다.
예를 들면, 제1 플러시 커맨드(Flush CMD 1)에 대한 응답이 호스트에 제공되었는지 여부와 무관하게, 제3 쓰기 요청(Write Request 3)에 대응되는 제3 쓰기 데이터(Write Data 3)을 저장하는 프로그램 동작이 수행될 수 있다.
따라서, 제1 및 제2 쓰기 데이터들(Write Data 1, 2)을 저장하는 프로그램 동작들과 제3 쓰기 데이터(Write Data 3)를 저장하는 프로그램 동작은 인터리빙 방식으로 수행될 수 있다. 제1 및 제2 쓰기 데이터들(Write Data 1, 2)은 제1 플러시 커맨드(Flush CMD 1)에 따라 저장될 데이터들일 수 있다. 제3 쓰기 데이터(Write Data 3)는 제3 쓰기 요청(Write Request 3)에 대응되는 데이터일수 있다.
도 5는 도 3의 플러시 정보 저장부를 설명하기 위한 도면이다.
도 5를 참조하면, 플러시 정보 저장부는 플러시 정보 저장부에 순차적으로 저장된 플러시 커맨드들(Flush CMD) 각각이 동작 완료 상태인지 여부를 나타내는 플러시 정보를 저장할 수 있다.
플러시 정보에 포함된 플러시 커맨드(Flush CMD)의 상태(Status)는 디폴트 값으로 동작 미완료 상태(Incomplete)일 수 있다. 플러시 커맨드(Flush CMD)에 대응되는 플러시 데이터 청크들의 프로그램 동작이 모두 완료되면, 플러시 커맨드(Flush CMD)의 상태(Status)는 동작 미완료 상태(Incomplete)에서 동작 완료 상태(Complete)로 변경될 수 있다.
플러시 커맨드(Flush CMD)의 상태(Status)가 동작 완료 상태(Complete)이면 플러시 커맨드(Flush CMD)에 대한 응답은 호스트에 제공될 수 있다. 다만, 플러시 커맨드(Flush CMD)보다 이전에 플러시 정보 저장부에 저장된 플러시 커맨드(Flush CMD)의 상태(Status)가 동작 미완료 상태(Incomplete)이면, 해당 플러시 커맨드(Flush CMD)에 대한 응답은 호스트에 제공될 수 없다.
도 5에서, 제1 플러시 커맨드(Flush CMD 1)의 상태는 동작 미완료 상태(Incomplete)일 수 있다. 제2 플러시 커맨드(Flush CMD 2)의 상태는 동작 완료 상태(Complete)일 수 있다. 제1 플러시 커맨드(Flush CMD 1)는 제2 플러시 커맨드(Flush CMD 2)보다 이전에 플러시 정보 저장부에 저장된 커맨드일 수 있다.
제2 플러시 커맨드(Flush CMD 2)의 상태(Status)는 동작 완료 상태(Complete)이지만, 제1 플러시 커맨드(Flush CMD 1)의 상태(Status)가 동작 미완료 상태(Incomplete)이므로, 제2 플러시 커맨드(Flush CMD 2)에 대한 응답은 도 1을 참조하여 설명된 호스트에 제공되지 않을 수 있다. 제2 플러시 커맨드(Flush CMD 2)에 대한 응답은, 제1 플러시 커맨드(Flush CMD 1)의 상태(Status)가 동작 완료 상태(Complete)로 변경되면 호스트에 제공될 수 있다.
도 6은 본 발명의 실시 예에 따른 플러시 데이터 청크들을 인터리빙 방식으로 복수의 메모리 장치들에 저장하는 프로그램 동작들을 설명하기 위한 도면이다.
도 6을 참조하면, 그림 (a)에서 쓰기 동작 제어부(220)는 도 2를 참조하여 설명된 제1 내지 제4 메모리 장치들(Die_11~Die_14)과 공통으로 연결된 제1 채널(CH1)과 연결될 수 있다. 쓰기 동작 제어부(220)에 연결되는 채널의 개수 또는 각 채널에 연결되는 메모리 장치의 개수는 본 실시 예에 제한되지 않는다.
쓰기 동작 제어부(220)는 도 2를 참조하여 설명된 데이터 인터리빙 방식에 따라, 제1 내지 제4 메모리 장치들(Die_11~Die_14)이 플러시 데이터 청크들을 프로그램하도록 제어할 수 있다. 즉, 쓰기 동작 제어부(220)는 프로그램할 플러시 데이터 청크들을 제1 내지 제4 메모리 장치들(Die_11~Die_14)에 순차적으로 할당할 수 있다.
제1 내지 제4 메모리 장치들(Die_11~Die_14)이 각각은 내부적으로 할당된 플러시 데이터 청크들을 프로그램하는 동작을 개별적으로 수행할 수 있다. 따라서, 각 메모리 장치 별로 플러시 데이터 청크를 저장하는 프로그램 동작이 완료되는 시점은 다를 수 있다.
도 6에서, 쓰기 동작 제어부(220)는 제1 플러시 커맨드(Flush CMD 1)에 대응되는 제1 내지 제4 플러시 데이터 청크들(Flush Data Chunk 1~Flush Data Chunk 4)을 제1 내지 제4 메모리 장치들(Die_11~Die_14)이 프로그램하도록 순차적으로 할당할 수 있다.
이후 쓰기 동작 제어부(220)는 제1 플러시 커맨드(Flush CMD 1)에 대응되는 제5 및 제6 플러시 데이터 청크들(Flush Data Chunk 5, 6)을 제1 및 제2 메모리 장치들(Die_11, Die_12)이 프로그램하도록 순차적으로 할당할 수 있다.
이후 쓰기 동작 제어부(220)는 제2 플러시 커맨드(Flush CMD 2)에 대응되는 제1 및 제2 플러시 데이터 청크들(Flush Data Chunk 1, 2)을 제3 및 제4 메모리 장치들(Die_13, Die_14)이 프로그램하도록 순차적으로 할당할 수 있다.
하나의 메모리 장치에 적어도 둘 이상의 플러시 데이터 청크들(Flush Data Chunk)이 할당된 경우, 하나의 메모리 장치는 할당된 순서대로 플러시 데이터 청크들(Flush Data Chunk)을 저장하는 프로그램 동작을 수행할 수 있다.
그림 (b)는 제1 내지 제4 메모리 장치들(Die_11~Die_14)에 각각 대응하는 다이 맵들을 나타낸다. 각 다이 맵은 대응되는 메모리 장치에 프로그램되도록 할당된 플러시 데이터 청크들이 프로그램 완료되었는지 여부를 나타내는 상태 정보를 포함할 수 있다.
그림 (b)에서, 제1 메모리 장치(Die_11)에 대응되는 다이 맵을 참조하면, 제1 메모리 장치(Die_11)에는 제1 플러시 커맨드(Flush CMD 1)에 대응되는 제1 및 제5 플러시 데이터 청크들(Flush Data Chunk 1, 5)이 프로그램되도록 할당되었음을 알 수 있다. 이 때, 제1 플러시 데이터 청크(Flush Data Chunk 1)는 제1 메모리 장치(Die_11)에 프로그램 완료된 상태(Complete)일 수 있다. 제5 플러시 데이터 청크(Flush Data Chunk 5)는 제1 메모리 장치(Die_11)에 프로그램 미완료된 상태(Incomplete)일 수 있다.
제2 메모리 장치(Die_12)에 대응되는 다이 맵을 참조하면, 제2 메모리 장치(Die_12)에는 제1 플러시 커맨드(Flush CMD 1)에 대응되는 제2 및 제6 플러시 데이터 청크들(Flush Data Chunk 2, 6)이 프로그램되도록 할당되었음을 알 수 있다. 이 때, 제2 플러시 데이터 청크(Flush Data Chunk 2)는 제2 메모리 장치(Die_12)에 프로그램 완료된 상태(Complete)일 수 있다. 제6 플러시 데이터 청크(Flush Data Chunk 6)는 제2 메모리 장치(Die_12)에 프로그램 미완료된 상태(Incomplete)일 수 있다.
제3 메모리 장치(Die_13)에 대응되는 다이 맵을 참조하면, 제3 메모리 장치(Die_13)에는 제1 플러시 커맨드(Flush CMD 1)에 대응되는 제3 플러시 데이터 청크(Flush Data Chunk 3)가 프로그램되도록 할당되었음을 알 수 있다. 이후 제2 플러시 커맨드(Flush CMD 2)에 대응되는 제1 플러시 데이터 청크(Flush Data Chunk 1)가 프로그램되도록 할당되었음을 알 수 있다. 이 때, 제3 플러시 데이터 청크(Flush Data Chunk 1)는 제3 메모리 장치(Die_13)에 프로그램 완료된 상태(Complete)일 수 있다. 제1 플러시 데이터 청크(Flush Data Chunk 1)는 제3 메모리 장치(Die_13)에 프로그램 완료된 상태(Complete)일 수 있다.
제4 메모리 장치(Die_14)에 대응되는 다이 맵을 참조하면, 제4 메모리 장치(Die_14)에는 제1 플러시 커맨드(Flush CMD 1)에 대응되는 제4 플러시 데이터 청크(Flush Data Chunk 4)가 프로그램되도록 할당되었음을 알 수 있다. 이후 제2 플러시 커맨드(Flush CMD 2)에 대응되는 제2 플러시 데이터 청크(Flush Data Chunk 2)가 프로그램되도록 할당되었음을 알 수 있다. 이 때, 제4 플러시 데이터 청크(Flush Data Chunk 4)는 제4 메모리 장치(Die_14)에 프로그램 완료된 상태(Complete)일 수 있다. 제2 플러시 데이터 청크(Flush Data Chunk 2)는 제4 메모리 장치(Die_14)에 프로그램 완료된 상태(Complete)일 수 있다.
결국, 제1 플러시 커맨드(Flush CMD 1)에 대응되는 플러시 데이터 청크들 중 제1 내지 제4 플러시 데이터 청크들(Flush Data Chunk 1~Flush Data Chunk 4)은 프로그램 완료된 상태(Complete)일 수 있다. 제1 플러시 커맨드(Flush CMD 1)에 대응되는 플러시 데이터 청크들 중 제5 및 제6 플러시 데이터 청크들(Flush Data Chunk 5, 6)은 프로그램 미완료된 상태(Incomplete)일 수 있다.
따라서, 제1 플러시 커맨드(Flush CMD)에 대응되는 모든 플러시 데이터 청크들이 프로그램 완료 상태(Complete)가 아니므로, 제1 플러시 커맨드(Flush CMD 1)의 동작은 미완료 상태(Incomplete)이다.
반면, 제2 플러시 커맨드(Flush CMD 2)에 대응되는 모든 플러시 데이터 청크들(Flush Data Chunk 1, 2)은 프로그램 완료된 상태(Complete)일 수 있다.
따라서, 제2 플러시 커맨드(Flush CMD 2)에 대응되는 모든 플러시 데이터 청크들이 프로그램 완료 상태(Complete)이므로, 제2 플러시 커맨드(Flush CMD 2)의 동작은 완료 상태(Complete)이다.
도 7은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, S701단계에서, 메모리 컨트롤러는 호스트로부터 플러시 요청을 수신할 수 있다.
S703단계에서, 메모리 컨트롤러는 수신한 플러시 요청에 따라 플러시 커맨드를 생성할 수 있다.
S705단계에서, 메모리 컨트롤러는 플러시 커맨드에 대응되는 플러시 데이터 청크들을 메모리 장치들에 프로그램할 수 있다. 구체적으로, 메모리 컨트롤러는 메모리 장치들이 플러시 데이터 청크들 저장하는 프로그램 동작을 인터리빙 방식으로 수행하도록 메모리 장치들을 제어할 수 있다.
S707 단계에서, 메모리 컨트롤러는 플러시 데이터 청크들의 프로그램이 모두 완료되면 수신한 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되었는지 여부를 판단할 수 있다. 판단결과, 이전에 입력된 플러시 커맨드들에 대한 응답이 호스트에 제공되었으면 S709단계로 진행하고, 그렇지 않으면 동작을 종료한다.
실시 예에서, 메모리 컨트롤러는 호스트로부터 새로운 플러시 요청이 입력될 때마다, 이전에 입력된 플러시 커맨드에 대한 응답이 호스트에 제공되었는지 여부를 판단할 수 있다. 다른 실시 예에서, 메모리 컨트롤러는 미리 설정된 주기마다, 이전에 입력된 플러시 커맨드에 대한 응답이 호스트에 제공되었는지 여부를 판단할 수 있다.
S709단계에서, 메모리 컨트롤러는 수신한 플러시 커맨드에 대한 응답을 호스트에 제공할 수 있다. 실시 예에서, 메모리 컨트롤러는 수신한 플러시 커맨드를 저장할 수 있다. 메모리 컨트롤러는 호스트에 응답이 제공된 플러시 커맨드를 플러시 정보 저장부에서 삭제할 수 있다.
도 8은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 9는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 9를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 10은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 10을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 11을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 커맨드 처리부
220: 쓰기 동작 제어부
230: 플러시 응답 제어부
300: 호스트

Claims (20)

  1. 복수의 메모리 장치들을 제어하는 메모리 컨트롤러에 있어서,
    호스트의 플러시 요청에 따라 플러시 커맨드를 생성하고, 버퍼에 저장된 쓰기 데이터 중 상기 플러시 커맨드에 따라 저장될 플러시 데이터 청크들을 결정하는 커맨드 처리부;
    상기 플러시 커맨드보다 이전에 입력된 플러시 커맨드들의 프로그램 동작이 수행되는 동안, 상기 플러시 데이터 청크들을 저장하는 제1 프로그램 동작들을 수행하도록 상기 복수의 메모리 장치들을 제어하고, 상기 플러시 커맨드에 대한 응답이 상기 호스트에 제공되었는지 여부와 무관하게, 상기 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 저장하는 제2 프로그램 동작을 수행하도록 상기 복수의 메모리 장치들을 제어하는 쓰기 동작 제어부; 및
    상기 제1 프로그램 동작들이 완료되면, 상기 이전에 입력된 플러시 커맨드들에 대한 응답이 상기 호스트에 제공될 때까지, 상기 호스트에 상기 플러시 커맨드에 대한 응답의 제공을 보류하는 플러시 응답 제어부;를 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 커맨드 처리부는,
    상기 플러시 커맨드 및 상기 플러시 데이터 청크들에 관한 정보를 저장하는 커맨드 정보 저장부를 더 포함하는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 커맨드 처리부는,
    상기 쓰기 요청에 대응되는 쓰기 커맨드를 생성하고, 상기 쓰기 커맨드를 상기 커맨드 정보 저장부에 저장하는 메모리 컨트롤러.
  4. 제 1항에 있어서, 상기 커맨드 처리부는,
    상기 제1 프로그램 동작들이 수행되는 동안 상기 쓰기 요청에 대응되는 데이터를 상기 버퍼에 저장하는 메모리 컨트롤러.
  5. 제 1항에 있어서, 상기 플러시 요청은,
    상기 플러시 요청보다 이전에 입력된 쓰기 요청에 대응되는 데이터를 상기 복수의 메모리 장치들에 저장할 것을 지시하는 요청인 메모리 컨트롤러.
  6. 제 1항에 있어서, 상기 쓰기 동작 제어부는,
    상기 제1 프로그램 동작들이 완료되면 상기 플러시 커맨드에 대한 동작 완료 신호를 생성하여, 상기 플러시 응답 제어부에 제공하는 메모리 컨트롤러.
  7. 제 1항에 있어서, 상기 쓰기 동작 제어부는,
    상기 제1 프로그램 동작들과 상기 제2 프로그램 동작을 인터리빙 방식으로 수행하도록 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러.
  8. 제 7항에 있어서, 상기 쓰기 동작 제어부는,
    상기 복수의 메모리 장치들 각각에 대응되는 다이 맵들을 포함하고,
    상기 다이 맵들은 상기 복수의 메모리 장치들 각각에 프로그램되도록 할당된 상기 플러시 데이터 청크들이 프로그램 완료되었는지 여부를 나타내는 메모리 컨트롤러.
  9. 제 8항에 있어서, 상기 쓰기 동작 제어부는,
    상기 호스트로부터 새로운 플러시 요청이 입력될 때마다, 상기 다이 맵들을 갱신하는 메모리 컨트롤러.
  10. 제 1항에 있어서, 상기 플러시 응답 제어부는,
    상기 플러시 커맨드와 상기 이전에 입력된 플러시 커맨드들의 동작들이 완료되었는지 여부를 나타내는 플러시 정보를 저장하는 플러시 정보 저장부를 포함하는 메모리 컨트롤러.
  11. 제 10항에 있어서, 상기 플러시 응답 제어부는,
    상기 제1 프로그램 동작들이 완료되면 상기 플러시 정보를 갱신하는 메모리 컨트롤러.
  12. 제 10항에 있어서, 상기 플러시 응답 제어부는,
    상기 플러시 정보를 기초로 상기 이전에 입력된 플러시 커맨드들이 모두 동작 완료 상태인지 판단하고, 상기 판단 결과에 따라 상기 플러시 커맨드에 대한 응답을 상기 호스트에 제공하는 메모리 컨트롤러.
  13. 제 10항에 있어서, 상기 플러시 응답 제어부는,
    상기 플러시 커맨드에 대한 응답이 상기 호스트에 제공하면, 상기 플러시 커맨드에 관한 플러시 정보를 상기 플러시 정보 저장부에서 삭제하는 메모리 컨트롤러.
  14. 제 1항에 있어서, 상기 버퍼는,
    정적 랜덤 액세스 메모리인 메모리 컨트롤러.
  15. 복수의 메모리 장치들을 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    호스트의 플러시 요청에 따라 플러시 커맨드를 생성하고, 버퍼에 저장된 쓰기 데이터 중 상기 플러시 커맨드에 따라 저장될 플러시 데이터 청크들을 결정하는 단계;
    상기 플러시 커맨드보다 이전에 입력된 플러시 커맨드들의 프로그램 동작이 수행되는 동안, 상기 플러시 데이터 청크들을 저장하는 프로그램 동작들을 수행하도록 상기 복수의 메모리 장치들을 제어하는 단계; 및
    상기 프로그램 동작들이 완료되면, 상기 플러시 커맨드보다 이전에 입력된 플러시 커맨드들에 대한 응답이 상기 호스트에 제공될 때까지, 상기 호스트에 상기 플러시 커맨드에 대한 응답의 제공을 보류하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  16. 제 15항에 있어서,
    상기 플러시 커맨드에 대한 응답이 상기 호스트에 제공되었는지 여부와 무관하게, 상기 플러시 요청보다 이후에 입력된 쓰기 요청에 대응되는 데이터를 저장하는 프로그램 동작을 수행하도록 상기 복수의 메모리 장치들을 제어하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  17. 제 16항에 있어서, 상기 메모리 컨트롤러는,
    상기 플러시 데이터 청크들을 저장하는 상기 프로그램 동작들과 상기 쓰기 요청에 대응되는 데이터를 저장하는 상기 프로그램 동작을 인터리빙 방식으로 수행하도록 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러의 동작 방법.
  18. 제 15항에 있어서, 상기 플러시 요청은,
    상기 플러시 요청보다 이전에 입력된 쓰기 요청에 대응되는 데이터를 상기 복수의 메모리 장치들에 저장할 것을 지시하는 요청인 메모리 컨트롤러의 동작 방법.
  19. 제 15항에 있어서, 상기 플러시 커맨드에 대한 응답을 상기 호스트에 제공하는 단계는,
    상기 호스트로부터 새로운 플러시 요청이 입력될 때마다, 상기 프로그램 동작들이 완료되었는지 여부를 판단하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  20. 제 15항에 있어서,
    상기 플러시 커맨드를 저장하는 단계; 및
    상기 플러시 커맨드에 대한 응답이 상기 호스트에 제공되면 저장된 상기 플러시 커맨드를 삭제하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022177561A1 (en) * 2021-02-18 2022-08-25 Futurewei Technologies, Inc. Data access processing agnostic to mapping unit size
CN116453560B (zh) * 2023-04-27 2023-12-15 北京和利时控制技术有限公司 一种应用于核电站dcs系统的数据采集方法和系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150220439A1 (en) * 2014-02-04 2015-08-06 Microsoft Corporation Block storage by decoupling ordering from durability
US20180060232A1 (en) * 2016-08-31 2018-03-01 Sandisk Technologies Llc Flush command consolidation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9665442B2 (en) * 2010-03-29 2017-05-30 Kaminario Technologies Ltd. Smart flushing of data to backup storage
US8677055B2 (en) * 2010-04-12 2014-03-18 Sandisk Enterprises IP LLC Flexible way of specifying storage attributes in a flash memory-based object store
US10055352B2 (en) * 2014-03-11 2018-08-21 Amazon Technologies, Inc. Page cache write logging at block-based storage
US9632711B1 (en) * 2014-04-07 2017-04-25 Western Digital Technologies, Inc. Processing flush requests by utilizing storage system write notifications
US20160188233A1 (en) * 2014-12-26 2016-06-30 Mediatek Inc. Method for interrupting cleaning procedure of flash memory
KR20170059658A (ko) * 2015-11-23 2017-05-31 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102534633B1 (ko) 2016-04-14 2023-05-23 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102615659B1 (ko) * 2016-07-08 2023-12-20 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20180046405A (ko) 2016-10-27 2018-05-09 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US20180150220A1 (en) * 2016-11-25 2018-05-31 Samsung Electronics Co., Ltd. System and method for improving storage device i/o performance
US10255134B2 (en) * 2017-01-20 2019-04-09 Samsung Electronics Co., Ltd. Control plane method and apparatus for providing erasure code protection across multiple storage devices
US10606488B2 (en) * 2017-06-30 2020-03-31 Intel Corporation Selective data flush in a storage device
KR102535627B1 (ko) 2018-03-28 2023-05-24 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US10877686B2 (en) * 2018-04-13 2020-12-29 Intel Corporation Mass storage device with host initiated buffer flushing
US10514865B2 (en) * 2018-04-24 2019-12-24 EMC IP Holding Company LLC Managing concurrent I/O operations

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150220439A1 (en) * 2014-02-04 2015-08-06 Microsoft Corporation Block storage by decoupling ordering from durability
US20180060232A1 (en) * 2016-08-31 2018-03-01 Sandisk Technologies Llc Flush command consolidation

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