JP2001319484A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2001319484A JP2001319484A JP2000133765A JP2000133765A JP2001319484A JP 2001319484 A JP2001319484 A JP 2001319484A JP 2000133765 A JP2000133765 A JP 2000133765A JP 2000133765 A JP2000133765 A JP 2000133765A JP 2001319484 A JP2001319484 A JP 2001319484A
- Authority
- JP
- Japan
- Prior art keywords
- block
- information
- storage area
- nonvolatile
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Abstract
(57)【要約】
【課題】 本発明の目的は、メモリチップ面積を増大さ
せることなく、小さなブロック毎に保護をかけ、且つ、
ヒドンブロックをアクセスするヒドンモードの時にはア
ドレスを入力せずにヒドンブロックのメモリセルのアク
セスを行うことができる不揮発性半導体記憶装置を提供
することである。 【解決手段】 電気的に書き換え可能な不揮発性半導体
記憶装置において、保護情報を記憶するＫ個の不揮発性
記憶素子と、保護状態を記憶する不揮発性記憶素子と、
２のＫ乗個以下のブロックに論理的に分割された記憶領
域とを有し、前記Ｋ個の不揮発性記憶素子及び前記保護
状態を記憶する不揮発性記憶素子に記憶されている情報
に基づき、前記論理的に分割された記憶領域内の連続す
る前記ブロックへの情報の書き込みを防止するように構
成する。
せることなく、小さなブロック毎に保護をかけ、且つ、
ヒドンブロックをアクセスするヒドンモードの時にはア
ドレスを入力せずにヒドンブロックのメモリセルのアク
セスを行うことができる不揮発性半導体記憶装置を提供
することである。 【解決手段】 電気的に書き換え可能な不揮発性半導体
記憶装置において、保護情報を記憶するＫ個の不揮発性
記憶素子と、保護状態を記憶する不揮発性記憶素子と、
２のＫ乗個以下のブロックに論理的に分割された記憶領
域とを有し、前記Ｋ個の不揮発性記憶素子及び前記保護
状態を記憶する不揮発性記憶素子に記憶されている情報
に基づき、前記論理的に分割された記憶領域内の連続す
る前記ブロックへの情報の書き込みを防止するように構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、誤書き込み等によ
るデータの破壊を防止する、保護機能を有する不揮発性
半導体記憶装置に関する。
るデータの破壊を防止する、保護機能を有する不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュメモリは、従来より、誤書き
込み等によるデータの破壊を防止する、保護機能を有し
ている。通常は、フラッシュメモリ内のメモリセルアレ
イは、ブロックと呼ばれる消去単位に分割され、この最
小単位毎に保護が行われている。ブロックの大きさは、
６４ｋバイトの場合が多い。更に小さい単位で保護を行
うために、ブロックの大きさを小さくする要求がある。
しかし、ブロックは、メモリチップ内で物理的に分離さ
れて形成されるので、ブロックの大きさをあまり小さく
すると、チップサイズが増大する。ブロックの大きさが
６４ｋバイトの場合には、４Ｍビットのメモリは、８ブ
ロックを有し、８Ｍビットのメモリは、１６ブロックを
有する。フラッシュメモリは、ブロック数と等しい数の
保護情報を記憶する不揮発性素子を有し、この不揮発性
素子を使用してブロック毎に保護を行う。
込み等によるデータの破壊を防止する、保護機能を有し
ている。通常は、フラッシュメモリ内のメモリセルアレ
イは、ブロックと呼ばれる消去単位に分割され、この最
小単位毎に保護が行われている。ブロックの大きさは、
６４ｋバイトの場合が多い。更に小さい単位で保護を行
うために、ブロックの大きさを小さくする要求がある。
しかし、ブロックは、メモリチップ内で物理的に分離さ
れて形成されるので、ブロックの大きさをあまり小さく
すると、チップサイズが増大する。ブロックの大きさが
６４ｋバイトの場合には、４Ｍビットのメモリは、８ブ
ロックを有し、８Ｍビットのメモリは、１６ブロックを
有する。フラッシュメモリは、ブロック数と等しい数の
保護情報を記憶する不揮発性素子を有し、この不揮発性
素子を使用してブロック毎に保護を行う。
【０００３】一方、最近では、フラッシュメモリの大容
量化が進み、３２Ｍビットや６４Ｍビットのメモリが開
発されている。このような大容量メモリを、６４ｋバイ
トのブロックで分割すると、６４Ｍビットのメモリで
は、ブロック数は、１２８個となる。従って、メモリ内
のブロック数の増加に従って、保護情報を記憶する不揮
発性素子も同時に必要となり、チップサイズが増大す
る。そこで、大きなメモリでは、複数のブロックを一括
して保護をかけることにより、保護情報を記憶する不揮
発性素子の数を減らし、これによってチップサイズを低
減する方法が採用されている。
量化が進み、３２Ｍビットや６４Ｍビットのメモリが開
発されている。このような大容量メモリを、６４ｋバイ
トのブロックで分割すると、６４Ｍビットのメモリで
は、ブロック数は、１２８個となる。従って、メモリ内
のブロック数の増加に従って、保護情報を記憶する不揮
発性素子も同時に必要となり、チップサイズが増大す
る。そこで、大きなメモリでは、複数のブロックを一括
して保護をかけることにより、保護情報を記憶する不揮
発性素子の数を減らし、これによってチップサイズを低
減する方法が採用されている。
【０００４】また、フラッシュメモリには、主記憶領域
のほかに、製品情報等の情報を記憶する記憶領域が設け
られているものがある。これをヒドンブロックと呼ぶ。
ヒドンブロックは、通常は、一旦保護をかけた状態とす
ると、解除できない様になっている。ヒドンブロックの
サイズは、フラッシュメモリの形式によりことなり、例
えば、５１２バイトから、６４ｋバイトである。
のほかに、製品情報等の情報を記憶する記憶領域が設け
られているものがある。これをヒドンブロックと呼ぶ。
ヒドンブロックは、通常は、一旦保護をかけた状態とす
ると、解除できない様になっている。ヒドンブロックの
サイズは、フラッシュメモリの形式によりことなり、例
えば、５１２バイトから、６４ｋバイトである。
【０００５】フラッシュメモリにプログラムを行う場合
には、フラッシュメモリにプログラムが行われる前に、
先ずプログラムを行うブロックの保護状態を記憶素子か
ら読み取る。そして、保護すべきブロックである場合に
は、プログラム電圧を発生しないようにして保護を行
う。
には、フラッシュメモリにプログラムが行われる前に、
先ずプログラムを行うブロックの保護状態を記憶素子か
ら読み取る。そして、保護すべきブロックである場合に
は、プログラム電圧を発生しないようにして保護を行
う。
【０００６】図１は、従来のフラッシュメモリの概略の
構成を示す図である。フラッシュメモリ１００は、主
に、主記憶領域１０１、ヒドンブロック１０４、ｙ−デ
コーダ１０６−１から１０６−４、アドレスバッファ１
１０、ブロック選択デコーダ１１１、ｘ−プリデコーダ
１１２、ヒドンブロック用ｘ−デコーダ１１３、保護状
態記憶素子群１１４、プログラム電圧発生回路１１５及
び、センスアンプと入出バッファ部１１６を有する。主
記憶領域１０１は、６４ｋバイトの消去単位（ブロッ
ク）１０１−１から１０１−ｎと、ｘ−デコーダ１０２
及び１０３を有する。ヒドンブロックには、ヒドンブロ
ック用ｘ−デコーダ１０５が設けられている。
構成を示す図である。フラッシュメモリ１００は、主
に、主記憶領域１０１、ヒドンブロック１０４、ｙ−デ
コーダ１０６−１から１０６−４、アドレスバッファ１
１０、ブロック選択デコーダ１１１、ｘ−プリデコーダ
１１２、ヒドンブロック用ｘ−デコーダ１１３、保護状
態記憶素子群１１４、プログラム電圧発生回路１１５及
び、センスアンプと入出バッファ部１１６を有する。主
記憶領域１０１は、６４ｋバイトの消去単位（ブロッ
ク）１０１−１から１０１−ｎと、ｘ−デコーダ１０２
及び１０３を有する。ヒドンブロックには、ヒドンブロ
ック用ｘ−デコーダ１０５が設けられている。
【０００７】フラッシュメモリからデータをリードする
場合には、先ずアドレスバッファ１１０にアドレスが入
力される。アドレスバッファ１１０は、入力されたアド
レスに従ってブロック選択デコーダ１１１にブロックア
ドレスを送る。更にブロック選択デコーダ１１１の出力
するブロック選択信号と、アドレスバッファから送られ
るロウアドレスをｘ−プリデコーダ１１２がデコード
し、出力をｘ−デコーダ１０２及び１０３に送る。そし
て、ｘ−デコーダ１０２及び１０３により、メモリセル
の１本のワード線が選択される。次に、ブロック選択信
号とコラムアドレスにより、ｙ−デコーダ１０６−１か
ら１０６−４がビット線を選択する。これにより、選択
されたメモリセルに記憶されているデータがデータバス
線へ送られ、センスアンプと入出力バッファ１１６を介
して、出力データとして出力される。
場合には、先ずアドレスバッファ１１０にアドレスが入
力される。アドレスバッファ１１０は、入力されたアド
レスに従ってブロック選択デコーダ１１１にブロックア
ドレスを送る。更にブロック選択デコーダ１１１の出力
するブロック選択信号と、アドレスバッファから送られ
るロウアドレスをｘ−プリデコーダ１１２がデコード
し、出力をｘ−デコーダ１０２及び１０３に送る。そし
て、ｘ−デコーダ１０２及び１０３により、メモリセル
の１本のワード線が選択される。次に、ブロック選択信
号とコラムアドレスにより、ｙ−デコーダ１０６−１か
ら１０６−４がビット線を選択する。これにより、選択
されたメモリセルに記憶されているデータがデータバス
線へ送られ、センスアンプと入出力バッファ１１６を介
して、出力データとして出力される。
【０００８】フラッシュメモリにデータを記憶する場合
には、即ちプログラムを行う場合には、プログラム実行
コマンドが入力される。プログラム実行コマンドが入力
されると、先ず最初に、プログラムすべきセルのあるブ
ロックについて、保護状態記憶素子に記憶された情報が
検査される。保護状態記憶素子に記憶された情報がアン
プロテクト（保護を要しない状態）を示す場合には、上
述のリード時と同様な方法でアドレス入力に従って選択
されたセルに対して、プログラム電圧発生回路を介し
て、入力データに従ったプログラム電圧を供給しプログ
ラムを行い入力データを記憶する。一方、保護状態記憶
素子に記憶された情報がプロテクト（保護を要する状
態）を示す場合には、プログラム電圧発生回路を活性化
しないことにより、プログラム電圧を発生させない。こ
の場合でも、上述のリード時と同様な方法でアドレス入
力に従ってセルが選択されているが、プログラム電圧が
発生しないので、選択されたセルに対してプログラムが
行われない。
には、即ちプログラムを行う場合には、プログラム実行
コマンドが入力される。プログラム実行コマンドが入力
されると、先ず最初に、プログラムすべきセルのあるブ
ロックについて、保護状態記憶素子に記憶された情報が
検査される。保護状態記憶素子に記憶された情報がアン
プロテクト（保護を要しない状態）を示す場合には、上
述のリード時と同様な方法でアドレス入力に従って選択
されたセルに対して、プログラム電圧発生回路を介し
て、入力データに従ったプログラム電圧を供給しプログ
ラムを行い入力データを記憶する。一方、保護状態記憶
素子に記憶された情報がプロテクト（保護を要する状
態）を示す場合には、プログラム電圧発生回路を活性化
しないことにより、プログラム電圧を発生させない。こ
の場合でも、上述のリード時と同様な方法でアドレス入
力に従ってセルが選択されているが、プログラム電圧が
発生しないので、選択されたセルに対してプログラムが
行われない。
【０００９】一方、ヒドンブロックに対してリード又
は、プログラムを行う場合には、ヒドンブロックアクセ
スコマンド１２３が、ヒドンブロック用ｘ−プリデコー
ダ１１３及び、保護状態記憶素子群１１４の中のヒドン
ブロック用の記憶素子に対して入力される。その後は、
ヒドンブロック用ｘ−デコーダ１０５を介してヒドンブ
ロック内のワード線が選択され、上述の主記憶領域１０
１の中のメモリセルに行われたのと同様に、ヒドンブロ
ック内のメモリセルに対して、リード又は、プログラム
が行われる。
は、プログラムを行う場合には、ヒドンブロックアクセ
スコマンド１２３が、ヒドンブロック用ｘ−プリデコー
ダ１１３及び、保護状態記憶素子群１１４の中のヒドン
ブロック用の記憶素子に対して入力される。その後は、
ヒドンブロック用ｘ−デコーダ１０５を介してヒドンブ
ロック内のワード線が選択され、上述の主記憶領域１０
１の中のメモリセルに行われたのと同様に、ヒドンブロ
ック内のメモリセルに対して、リード又は、プログラム
が行われる。
【００１０】
【発明が解決しようとする課題】近年、フラッシュメモ
リの記憶容量が増加したことによって、複数のブロック
に対して一括して保護を行う方法が多く行われるように
なってきた。これにより、保護を行うデータの単位は、
例えば、２５６ｋバイトのような大きなサイズとなって
きた。しかし、保護をかけるべきデータの量は、２５６
ｋバイトのような大きな値となることが少ないために、
保護をかけた領域の多くが、使用されないままで残るこ
とになる。例えば、保護を行うべきデータの量が１００
ｋバイトの場合には、残りの１５６ｋバイトのデータ領
域に対しては、データが記憶されずに残る。
リの記憶容量が増加したことによって、複数のブロック
に対して一括して保護を行う方法が多く行われるように
なってきた。これにより、保護を行うデータの単位は、
例えば、２５６ｋバイトのような大きなサイズとなって
きた。しかし、保護をかけるべきデータの量は、２５６
ｋバイトのような大きな値となることが少ないために、
保護をかけた領域の多くが、使用されないままで残るこ
とになる。例えば、保護を行うべきデータの量が１００
ｋバイトの場合には、残りの１５６ｋバイトのデータ領
域に対しては、データが記憶されずに残る。
【００１１】ヒドンブロックのアクセスを行うヒドンモ
ードの場合には、ヒドンブロックは例えば、１領域しか
ないので、数バイトのデータを書きこんだ後に保護を行
うと、ヒドンブロックの残りの領域は、使用することが
できない。そこで、最近では、前に書き込まれた領域の
データを破壊することなく、この残りの領域に、更にデ
ータを書き込みたいという要求が高まってきた。
ードの場合には、ヒドンブロックは例えば、１領域しか
ないので、数バイトのデータを書きこんだ後に保護を行
うと、ヒドンブロックの残りの領域は、使用することが
できない。そこで、最近では、前に書き込まれた領域の
データを破壊することなく、この残りの領域に、更にデ
ータを書き込みたいという要求が高まってきた。
【００１２】これを可能とする最も簡単な方法は、保護
を行う単位であるブロックの大きさを小さくすることで
あるが、これは、上述の様にメモリチップサイズの増大
を招く。
を行う単位であるブロックの大きさを小さくすることで
あるが、これは、上述の様にメモリチップサイズの増大
を招く。
【００１３】更に、ヒドンブロックに対してのアクセス
は、主記憶領域と比較すると、限定された小領域のアク
セスであるので、アドレスの入力無しにアクセスを行い
たいという要求もある。しかし、現在においては、アド
レスを入力してヒドンブロックのメモリセルを選択する
必要がある。
は、主記憶領域と比較すると、限定された小領域のアク
セスであるので、アドレスの入力無しにアクセスを行い
たいという要求もある。しかし、現在においては、アド
レスを入力してヒドンブロックのメモリセルを選択する
必要がある。
【００１４】
【課題を解決するための手段】本発明は、上述の問題点
を解決した、メモリチップ面積を増大させることなく、
小さなブロック毎に保護をかけ、且つ、ヒドンブロック
をアクセスするヒドンモードの時にはアドレスを入力せ
ずにヒドンブロックのメモリセルのアクセスを行うこと
ができる不揮発性半導体記憶装置を提供することであ
る。
を解決した、メモリチップ面積を増大させることなく、
小さなブロック毎に保護をかけ、且つ、ヒドンブロック
をアクセスするヒドンモードの時にはアドレスを入力せ
ずにヒドンブロックのメモリセルのアクセスを行うこと
ができる不揮発性半導体記憶装置を提供することであ
る。
【００１５】請求項１は、電気的に書き換え可能な不揮
発性半導体記憶装置において、保護情報を記憶するＫ個
の不揮発性記憶素子と、保護状態を記憶する不揮発性記
憶素子と、２のＫ乗個以下のブロックに論理的に分割さ
れた記憶領域とを有し、前記Ｋ個の不揮発性記憶素子及
び前記保護状態を記憶する不揮発性記憶素子に記憶され
ている情報に基づき、前記論理的に分割された記憶領域
内の連続する前記ブロックへの情報の書き込みを防止す
ることを特徴とする。
発性半導体記憶装置において、保護情報を記憶するＫ個
の不揮発性記憶素子と、保護状態を記憶する不揮発性記
憶素子と、２のＫ乗個以下のブロックに論理的に分割さ
れた記憶領域とを有し、前記Ｋ個の不揮発性記憶素子及
び前記保護状態を記憶する不揮発性記憶素子に記憶され
ている情報に基づき、前記論理的に分割された記憶領域
内の連続する前記ブロックへの情報の書き込みを防止す
ることを特徴とする。
【００１６】また、請求項２は、請求項１記載の電気的
に書き換え可能な不揮発性半導体記憶装置において、前
記保護情報を記憶するＫ個の不揮発性記憶素子に記憶さ
れている情報は、書き込みを防止する前記論理的に分割
された記憶領域内の連続する前記ブロックの最後のブロ
ックを示す情報であることを特徴とする。
に書き換え可能な不揮発性半導体記憶装置において、前
記保護情報を記憶するＫ個の不揮発性記憶素子に記憶さ
れている情報は、書き込みを防止する前記論理的に分割
された記憶領域内の連続する前記ブロックの最後のブロ
ックを示す情報であることを特徴とする。
【００１７】更に、請求項３は、請求項２記載の電気的
に書き換え可能な不揮発性半導体記憶装置において、前
記記憶領域の先頭の前記ブロックから、前記Ｋ個の不揮
発性記憶素子に記憶されている情報により示される前記
最後のブロックへの書き込みが防止され、前記Ｋ個の不
揮発性記憶素子に記憶されている情報により示される前
記最後のブロックの次のブロックから順に情報の書き込
みを行うことを特徴とする。
に書き換え可能な不揮発性半導体記憶装置において、前
記記憶領域の先頭の前記ブロックから、前記Ｋ個の不揮
発性記憶素子に記憶されている情報により示される前記
最後のブロックへの書き込みが防止され、前記Ｋ個の不
揮発性記憶素子に記憶されている情報により示される前
記最後のブロックの次のブロックから順に情報の書き込
みを行うことを特徴とする。
【００１８】請求項１又は、２又は、３によれば、論理
的に最初のブロックから書き込みが行われ、その後保護
が行われると、保護情報を記憶するＫ個の不揮発性記憶
素子には、情報の書き込みが行われた最後のブロックを
示す情報が記憶され、また、保護状態を記憶する不揮発
性記憶素子には、保護が行われていることを示す情報が
書き込まれる。これにより、その後に書き込みを行う際
には、常に、保護情報を記憶するＫ個の不揮発性記憶素
子に書き込まれた情報が示す最後のブロックの次のブロ
ックより書き込みが行われるので、前に書き込まれた情
報を破壊することがない。
的に最初のブロックから書き込みが行われ、その後保護
が行われると、保護情報を記憶するＫ個の不揮発性記憶
素子には、情報の書き込みが行われた最後のブロックを
示す情報が記憶され、また、保護状態を記憶する不揮発
性記憶素子には、保護が行われていることを示す情報が
書き込まれる。これにより、その後に書き込みを行う際
には、常に、保護情報を記憶するＫ個の不揮発性記憶素
子に書き込まれた情報が示す最後のブロックの次のブロ
ックより書き込みが行われるので、前に書き込まれた情
報を破壊することがない。
【００１９】請求項４は、電気的に書き換え可能な不揮
発性半導体記憶装置において、保護情報を記憶するＫ個
の不揮発性記憶素子と、２のＫ乗個以下のブロックに論
理的に分割された記憶領域とを有し、前記Ｋ個の不揮発
性記憶素子に記憶されている情報に基づき、前記論理的
に分割された記憶領域内の連続する前記ブロックへの情
報の書き込みの防止を解除することを特徴とする。
発性半導体記憶装置において、保護情報を記憶するＫ個
の不揮発性記憶素子と、２のＫ乗個以下のブロックに論
理的に分割された記憶領域とを有し、前記Ｋ個の不揮発
性記憶素子に記憶されている情報に基づき、前記論理的
に分割された記憶領域内の連続する前記ブロックへの情
報の書き込みの防止を解除することを特徴とする。
【００２０】請求項５は、請求項４記載の電気的に書き
換え可能な不揮発性半導体記憶装置において、前記保護
情報を記憶するＫ個の不揮発性記憶素子に記憶されてい
る情報は、書き込みの防止を解除する前記論理的に分割
された記憶領域内の連続する前記ブロックの先頭のブロ
ックを示す情報であることを特徴とする。
換え可能な不揮発性半導体記憶装置において、前記保護
情報を記憶するＫ個の不揮発性記憶素子に記憶されてい
る情報は、書き込みの防止を解除する前記論理的に分割
された記憶領域内の連続する前記ブロックの先頭のブロ
ックを示す情報であることを特徴とする。
【００２１】請求項６は、請求項５記載の電気的に書き
換え可能な不揮発性半導体記憶装置において、前記記憶
領域の先頭の前記ブロックから、前記Ｋ個の不揮発性記
憶素子に記憶されている情報により示される前記先頭の
ブロックの直前の前記ブロックへの書き込みが防止さ
れ、前記Ｋ個の不揮発性記憶素子に記憶されている情報
により示される前記先頭のブロックから順に情報の書き
込みを行うことを特徴とする。
換え可能な不揮発性半導体記憶装置において、前記記憶
領域の先頭の前記ブロックから、前記Ｋ個の不揮発性記
憶素子に記憶されている情報により示される前記先頭の
ブロックの直前の前記ブロックへの書き込みが防止さ
れ、前記Ｋ個の不揮発性記憶素子に記憶されている情報
により示される前記先頭のブロックから順に情報の書き
込みを行うことを特徴とする。
【００２２】請求項４又は、５又は、６によれば、常に
保護が行われ、情報を書き込む際には、保護情報を記憶
するＫ個の不揮発性記憶素子に記憶された保護を解除で
きる最初のブロックを示す情報に示されたブロックよ
り、書き込み保護が解除されて、書き込みが行われる。
情報の書き込み後、情報が書き込まれた最後のブロック
の次のブロックを示す情報が、保護情報を記憶するＫ個
の不揮発性記憶素子に記憶される。これにより、情報を
書き込む際に、前に書き込まれた情報を破壊することが
ない。
保護が行われ、情報を書き込む際には、保護情報を記憶
するＫ個の不揮発性記憶素子に記憶された保護を解除で
きる最初のブロックを示す情報に示されたブロックよ
り、書き込み保護が解除されて、書き込みが行われる。
情報の書き込み後、情報が書き込まれた最後のブロック
の次のブロックを示す情報が、保護情報を記憶するＫ個
の不揮発性記憶素子に記憶される。これにより、情報を
書き込む際に、前に書き込まれた情報を破壊することが
ない。
【００２３】請求項７は、請求項１乃至６記載の電気的
に書き換え可能な不揮発性半導体記憶装置において、前
記記憶領域は、主記憶領域であることを特徴とする。
に書き換え可能な不揮発性半導体記憶装置において、前
記記憶領域は、主記憶領域であることを特徴とする。
【００２４】請求項７によれば、本発明に従った保護
を、メモリの主記憶領域に対して行うことができる。
を、メモリの主記憶領域に対して行うことができる。
【００２５】請求項８は、請求項１乃至６記載の電気的
に書き換え可能な不揮発性半導体記憶装置において、前
記記憶領域は、主記憶領域以外の記憶領域であることを
特徴とする。
に書き換え可能な不揮発性半導体記憶装置において、前
記記憶領域は、主記憶領域以外の記憶領域であることを
特徴とする。
【００２６】請求項８によれば、本発明に従った保護
を、メモリの主記憶領域以外の記憶領域に対して行うこ
とができる。
を、メモリの主記憶領域以外の記憶領域に対して行うこ
とができる。
【００２７】請求項９は、請求項８記載の電気的に書き
換え可能な不揮発性半導体記憶装置において、特定の命
令に従って、前記主記憶領域以外の記憶領域に対してア
クセスを行う状態となると、前記Ｋ個の不揮発性記憶素
子に記憶されている情報に基づいた特定のブロックがア
クセスされることを特徴とする。
換え可能な不揮発性半導体記憶装置において、特定の命
令に従って、前記主記憶領域以外の記憶領域に対してア
クセスを行う状態となると、前記Ｋ個の不揮発性記憶素
子に記憶されている情報に基づいた特定のブロックがア
クセスされることを特徴とする。
【００２８】請求項９によれば、外部からアドレスを入
力することなく前記主記憶領域以外の記憶領域に対して
アクセスが可能となる。
力することなく前記主記憶領域以外の記憶領域に対して
アクセスが可能となる。
【００２９】請求項１０は、請求項８記載の電気的に書
き換え可能な不揮発性半導体記憶装置において、読み出
しモードの場合には、書き込みが防止されているブロッ
クの先頭ブロックから最後のブロックまでに記憶されて
いる情報を順に読み出し、書き込みモードの場合には、
書き込みが防止されていないブロックの先頭ブロックか
ら順に情報を書き込むことを特徴とする。
き換え可能な不揮発性半導体記憶装置において、読み出
しモードの場合には、書き込みが防止されているブロッ
クの先頭ブロックから最後のブロックまでに記憶されて
いる情報を順に読み出し、書き込みモードの場合には、
書き込みが防止されていないブロックの先頭ブロックか
ら順に情報を書き込むことを特徴とする。
【００３０】請求項１０によれば、外部からアドレスを
入力することなく前記主記憶領域以外の記憶領域に対し
て、順次連続してアクセスが可能となる。
入力することなく前記主記憶領域以外の記憶領域に対し
て、順次連続してアクセスが可能となる。
【００３１】
【発明の実施の形態】本発明による保護の理解を容易と
するために、従来の保護の動作について先ず最初に説明
する。図２は、従来の保護の方法の一例を示す図であ
る。図２において図１と同一番号の構成要素は、同一の
構成要素を示す。図２は、図１に示すフラッシュメモリ
に対する保護の方法を示す。図１の保護状態記憶素子群
１１４は、図２に示すように、保護を行うブロック毎に
保護の状態を記憶する不揮発性記憶素子２０１−１から
２０１−４有し、且つ、判定回路２０２を有する。ま
た、不揮発性記憶素子２０１−１から２０１−４及び、
ブロック１０１−１から１０１−４の上部に付された番
号（１）から（４）はブロックアドレスを表すものとす
る。
するために、従来の保護の動作について先ず最初に説明
する。図２は、従来の保護の方法の一例を示す図であ
る。図２において図１と同一番号の構成要素は、同一の
構成要素を示す。図２は、図１に示すフラッシュメモリ
に対する保護の方法を示す。図１の保護状態記憶素子群
１１４は、図２に示すように、保護を行うブロック毎に
保護の状態を記憶する不揮発性記憶素子２０１−１から
２０１−４有し、且つ、判定回路２０２を有する。ま
た、不揮発性記憶素子２０１−１から２０１−４及び、
ブロック１０１−１から１０１−４の上部に付された番
号（１）から（４）はブロックアドレスを表すものとす
る。
【００３２】図２（Ａ）は、ブロック１０１−１から１
０１−４に何のデータも記憶されておらずかつ、保護も
行われていない状態を示し、この状態において、ブロッ
クアドレス（２）のブロックに６４ｋバイトのデータを
書き込む場合を示す。
０１−４に何のデータも記憶されておらずかつ、保護も
行われていない状態を示し、この状態において、ブロッ
クアドレス（２）のブロックに６４ｋバイトのデータを
書き込む場合を示す。
【００３３】プログラムを行うときには、先ず最初に、
保護状態記憶素子群１１４の中のブロックアドレス
（２）の不揮発性記憶素子２０１−２に記憶された情報
が読まれる。ここで、不揮発性記憶素子２０１−２に記
憶された情報が”０”なら、ブロックアドレス（２）の
ブロックは、アンプロテクト状態であり、また、”１”
ならば、プロテクト状態である。図２（Ａ）の場合に
は、不揮発性記憶素子２０１−２から”０”が読み出さ
れるので、ブロック（２）はアンプロテクト状態であ
る。従って、プログラム電圧発生回路１１５によりプロ
グラム電圧が発生される。図１で説明したのと同様な方
法で入力されるアドレスによりブロック（２）が選択さ
れて、６４ｋバイトの入力データは、ブロック（２）に
書き込まれる。そして、保護状態記憶素子群１１４の中
の不揮発性記憶素子２０１−２には、プロテクト状態を
示す”１”が書き込まれる。
保護状態記憶素子群１１４の中のブロックアドレス
（２）の不揮発性記憶素子２０１−２に記憶された情報
が読まれる。ここで、不揮発性記憶素子２０１−２に記
憶された情報が”０”なら、ブロックアドレス（２）の
ブロックは、アンプロテクト状態であり、また、”１”
ならば、プロテクト状態である。図２（Ａ）の場合に
は、不揮発性記憶素子２０１−２から”０”が読み出さ
れるので、ブロック（２）はアンプロテクト状態であ
る。従って、プログラム電圧発生回路１１５によりプロ
グラム電圧が発生される。図１で説明したのと同様な方
法で入力されるアドレスによりブロック（２）が選択さ
れて、６４ｋバイトの入力データは、ブロック（２）に
書き込まれる。そして、保護状態記憶素子群１１４の中
の不揮発性記憶素子２０１−２には、プロテクト状態を
示す”１”が書き込まれる。
【００３４】次に、図２（Ｂ）は、図２（Ａ）において
既にデータが書き込まれ且つ保護されているブロック
（２）に対して、更にデータを書き込む場合を示す。
（Ａ）と同様に先ず最初に、保護状態記憶素子群１１４
の中のブロックアドレス（２）の不揮発性記憶素子２０
１−２に記憶された情報が読まれる。この場合には、不
揮発性記憶素子２０１−２から”１”が読み出されるの
で、ブロック（２）はプロテクト状態である。従って、
プログラム電圧発生回路１１５によりプログラム電圧が
発生されず、且つ、データ入力回路１１６が活性化され
ない。従って、図１で説明した様に外部よりアドレスが
入力されても、データは書き込まれない。
既にデータが書き込まれ且つ保護されているブロック
（２）に対して、更にデータを書き込む場合を示す。
（Ａ）と同様に先ず最初に、保護状態記憶素子群１１４
の中のブロックアドレス（２）の不揮発性記憶素子２０
１−２に記憶された情報が読まれる。この場合には、不
揮発性記憶素子２０１−２から”１”が読み出されるの
で、ブロック（２）はプロテクト状態である。従って、
プログラム電圧発生回路１１５によりプログラム電圧が
発生されず、且つ、データ入力回路１１６が活性化され
ない。従って、図１で説明した様に外部よりアドレスが
入力されても、データは書き込まれない。
【００３５】図２（Ｃ）は、ブロック（２）は保護され
ている状態で、ブロック（４）に対して、６４ｋバイト
のデータを書き込む場合を示す。この場合には、図２
（Ａ）に示したのと同様に、ブロック（４）に対してデ
ータが書き込まれ、その後に、保護状態記憶素子群１１
４の不揮発性記憶素子２０１−４に”１”が書き込まれ
る。
ている状態で、ブロック（４）に対して、６４ｋバイト
のデータを書き込む場合を示す。この場合には、図２
（Ａ）に示したのと同様に、ブロック（４）に対してデ
ータが書き込まれ、その後に、保護状態記憶素子群１１
４の不揮発性記憶素子２０１−４に”１”が書き込まれ
る。
【００３６】図３は、本発明によるフラッシュメモリの
一実施例の概略構成を示す。図３において図１と同一番
号の構成要素は、同一の構成要素を示す。図３と図１の
違いは、図１においては、保護状態記憶素子群１１４か
らプログラム電圧発生回路１１５に対して、制御信号が
接続されていたが、図３においては保護状態記憶素子群
１１４の出力が、ｙ−デコーダ１０６−１から１０６−
４に接続されていることである。これによって、保護を
行うブロックに対しては、デコーダが選択されないよう
にして、データの書き込みを防止することにより、保護
を行う。
一実施例の概略構成を示す。図３において図１と同一番
号の構成要素は、同一の構成要素を示す。図３と図１の
違いは、図１においては、保護状態記憶素子群１１４か
らプログラム電圧発生回路１１５に対して、制御信号が
接続されていたが、図３においては保護状態記憶素子群
１１４の出力が、ｙ−デコーダ１０６−１から１０６−
４に接続されていることである。これによって、保護を
行うブロックに対しては、デコーダが選択されないよう
にして、データの書き込みを防止することにより、保護
を行う。
【００３７】以下に、図３に示す概略構成のフラッシュ
メモリに対する本発明の実施例を説明する。
メモリに対する本発明の実施例を説明する。
【００３８】図４は本発明の第１実施例を示す。本実施
例は、本発明による、保護の動作を示す。本実施例にお
いては、６４ｋバイトのブロック（１）から（４）は、
論理的に連続しているとする。即ち、ブロックアドレス
（１）、（２）、（３）及び、（４）は論理的に連続し
ている。また、図２に示したのと同様に、６４ｋバイト
のブロック毎に保護を行う。図４（Ａ）に示す保護状態
記憶素子群１１４は、どのブロックまでプログラムされ
たかを示す２ビットの不揮発性記憶素子４０１と、１回
でもプログラムが行われたか否かを示す１ビットの不揮
発性記憶素子４０２を有する。不揮発性記憶素子４０２
には、１回もプログラムが行われていない場合には”
０”が記憶され、１回でもプログラムが行われた場合に
は、”１”が記憶される。
例は、本発明による、保護の動作を示す。本実施例にお
いては、６４ｋバイトのブロック（１）から（４）は、
論理的に連続しているとする。即ち、ブロックアドレス
（１）、（２）、（３）及び、（４）は論理的に連続し
ている。また、図２に示したのと同様に、６４ｋバイト
のブロック毎に保護を行う。図４（Ａ）に示す保護状態
記憶素子群１１４は、どのブロックまでプログラムされ
たかを示す２ビットの不揮発性記憶素子４０１と、１回
でもプログラムが行われたか否かを示す１ビットの不揮
発性記憶素子４０２を有する。不揮発性記憶素子４０２
には、１回もプログラムが行われていない場合には”
０”が記憶され、１回でもプログラムが行われた場合に
は、”１”が記憶される。
【００３９】図４（Ａ）は、ブロック１０１−１から１
０１−４に何のデータも記憶されておらずかつ、保護も
行われていない状態を示し、この状態において、ブロッ
クに６４ｋバイトのデータを書き込む場合を示す。プロ
グラムを行う場合には、先ず最初に、保護状態記憶素子
群１１４の中の不揮発性記憶素子４０２に記憶された情
報が読まれる。この場合には、不揮発性記憶素子４０２
から”０”が読み出されるので、１回もプログラムが行
われていないことを示す。また、保護状態記憶素子群１
１４の不揮発性記憶素子４０２には、ブロック（１）を
示す値（０，０）が記憶されている。従って、デコーダ
１０６−１は、自動的にブロック（１）を選択する。こ
の場合、外部より入力されるアドレスでブロックを選択
することも可能である。そして、６４ｋバイトのデータ
がブロック（１）に書き込まれる、且つ、不揮発性記憶
素子４０２には、プログラムが行われたことを示す”
１”が記憶される。この場合、書き込まれた最後ブロッ
クは（１）であるので、不揮発性記憶素子４０１はブロ
ック（１）を示す（０，０）のままである。ここで、不
揮発性記憶素子４０１に記憶された情報が、（０，０）
の時はブロック（１）、（０，１）の時はブロック
（２）、（１，１）の時はブロック（３）及び、（１，
０）の時はブロック（４）を示すものとする。
０１−４に何のデータも記憶されておらずかつ、保護も
行われていない状態を示し、この状態において、ブロッ
クに６４ｋバイトのデータを書き込む場合を示す。プロ
グラムを行う場合には、先ず最初に、保護状態記憶素子
群１１４の中の不揮発性記憶素子４０２に記憶された情
報が読まれる。この場合には、不揮発性記憶素子４０２
から”０”が読み出されるので、１回もプログラムが行
われていないことを示す。また、保護状態記憶素子群１
１４の不揮発性記憶素子４０２には、ブロック（１）を
示す値（０，０）が記憶されている。従って、デコーダ
１０６−１は、自動的にブロック（１）を選択する。こ
の場合、外部より入力されるアドレスでブロックを選択
することも可能である。そして、６４ｋバイトのデータ
がブロック（１）に書き込まれる、且つ、不揮発性記憶
素子４０２には、プログラムが行われたことを示す”
１”が記憶される。この場合、書き込まれた最後ブロッ
クは（１）であるので、不揮発性記憶素子４０１はブロ
ック（１）を示す（０，０）のままである。ここで、不
揮発性記憶素子４０１に記憶された情報が、（０，０）
の時はブロック（１）、（０，１）の時はブロック
（２）、（１，１）の時はブロック（３）及び、（１，
０）の時はブロック（４）を示すものとする。
【００４０】次に、図４（Ｂ）は、ブロック（１）にデ
ータが書き込まれ、且つブロック（１）が保護された状
態で、２つのブロックに亘る８０ｋバイトのデータを記
憶する場合を示す。不揮発性記憶素子４０１はブロック
（１）まで保護されていることを示す（０，０）が記憶
されており、また、不揮発性記憶素子４０２には、プロ
グラムが行われたことを示す”１”が記憶されている。
従って、プログラムが行われると、ブロック（１）は選
択されずブロック（２）からブロック（３）に亘って、
８０ｋバイトのデータが書き込まれる。データの書き込
みのときには、図３に示すプログラム電圧発生回路１１
５はプログラム電圧を発生し、選択されたブロック
（２）及び（３）にデータが書き込まれる。しかし、デ
コーダ１０６−１は、選択されないのでブロック（１）
へ誤ってデータが書き込まれることはない。ブロック
（３）まで書きこんだ後に、不揮発性記憶素子４０１は
ブロック（３）まで保護されていることを示す（１，
１）が記憶される。
ータが書き込まれ、且つブロック（１）が保護された状
態で、２つのブロックに亘る８０ｋバイトのデータを記
憶する場合を示す。不揮発性記憶素子４０１はブロック
（１）まで保護されていることを示す（０，０）が記憶
されており、また、不揮発性記憶素子４０２には、プロ
グラムが行われたことを示す”１”が記憶されている。
従って、プログラムが行われると、ブロック（１）は選
択されずブロック（２）からブロック（３）に亘って、
８０ｋバイトのデータが書き込まれる。データの書き込
みのときには、図３に示すプログラム電圧発生回路１１
５はプログラム電圧を発生し、選択されたブロック
（２）及び（３）にデータが書き込まれる。しかし、デ
コーダ１０６−１は、選択されないのでブロック（１）
へ誤ってデータが書き込まれることはない。ブロック
（３）まで書きこんだ後に、不揮発性記憶素子４０１は
ブロック（３）まで保護されていることを示す（１，
１）が記憶される。
【００４１】次に図４（Ｃ）は、ブロック（３）までデ
ータが書き込まれ且つ保護されている時に、更に６４ｋ
バイトのデータを記憶する場合を示す。不揮発性記憶素
子４０１はブロック（３）まで保護されていることを示
す（１，１）が記憶されているので、上述の図４（Ｂ）
と同様に、ブロック（１）から（３）は選択されず、ブ
ロック（４）に対して、６４ｋバイトのデータが書き込
まれる。
ータが書き込まれ且つ保護されている時に、更に６４ｋ
バイトのデータを記憶する場合を示す。不揮発性記憶素
子４０１はブロック（３）まで保護されていることを示
す（１，１）が記憶されているので、上述の図４（Ｂ）
と同様に、ブロック（１）から（３）は選択されず、ブ
ロック（４）に対して、６４ｋバイトのデータが書き込
まれる。
【００４２】以上の様に、不揮発性記憶素子４０１によ
り、前に書き込まれたデータの最後のブロックを順次記
憶しながら、その最後のブロックの次のブロックよりデ
ータを記憶するので既に書き込まれたデータが破壊され
ることがない。
り、前に書き込まれたデータの最後のブロックを順次記
憶しながら、その最後のブロックの次のブロックよりデ
ータを記憶するので既に書き込まれたデータが破壊され
ることがない。
【００４３】次に本発明の第２実施例を説明する。図５
は、本発明の第２実施例を示す図である。本実施例で
は、初期状態では、例えば製造時より、全ブロックは、
保護された状態であるとする。また、図５（Ａ）に示す
保護状態記憶素子群１１４は、どのブロックからプログ
ラム可能かを示す２ビットの不揮発性記憶素子５０１
と、不揮発性記憶素子５０１及びフラッシュメモリ外部
より入力される保護解除コマンドを入力とする制御回路
５０２を有する。
は、本発明の第２実施例を示す図である。本実施例で
は、初期状態では、例えば製造時より、全ブロックは、
保護された状態であるとする。また、図５（Ａ）に示す
保護状態記憶素子群１１４は、どのブロックからプログ
ラム可能かを示す２ビットの不揮発性記憶素子５０１
と、不揮発性記憶素子５０１及びフラッシュメモリ外部
より入力される保護解除コマンドを入力とする制御回路
５０２を有する。
【００４４】本実施例では、プログラムを行うには、プ
ロテクト状態の一時解除コマンドを入力する。このプロ
テクト状態の一時解除コマンドが入力されるまでは、た
とえプログラムを行う状態となっていても、全てのデコ
ーダ１０６−１から１０６−４は活性化されず、プロテ
クト状態は解除されない。
ロテクト状態の一時解除コマンドを入力する。このプロ
テクト状態の一時解除コマンドが入力されるまでは、た
とえプログラムを行う状態となっていても、全てのデコ
ーダ１０６−１から１０６−４は活性化されず、プロテ
クト状態は解除されない。
【００４５】プロテクト状態の一時解除コマンドが入力
されると、不揮発性記憶素子５０１に記憶した情報で示
されるブロックから、メモリの最後のブロックまでのプ
ロテクト状態が解除される。
されると、不揮発性記憶素子５０１に記憶した情報で示
されるブロックから、メモリの最後のブロックまでのプ
ロテクト状態が解除される。
【００４６】図５(Ａ)は、ブロック１０１−１から１０
１−４に何のデータも記憶されておらず、この状態にお
いて、ブロックに６４ｋバイトのデータを書き込む場合
を示す。この場合には、不揮発性記憶素子５０１に記憶
した情報は（０，０）であるので、プロテクト状態の一
時解除コマンドが入力されると、ブロック（１）から最
後までのブロックのプロテクトが解除される。そして、
ブロック（１）に、６４ｋバイトのデータが記憶され
る。その後、不揮発性記憶素子５０１には、データの書
き込まれたブロック（１）の次のブロック（２）を示す
情報（０，１）が記憶される。そして、プロテクト状態
の一時解除コマンドを停止すると、再び、メモリの全ブ
ロックが保護される。
１−４に何のデータも記憶されておらず、この状態にお
いて、ブロックに６４ｋバイトのデータを書き込む場合
を示す。この場合には、不揮発性記憶素子５０１に記憶
した情報は（０，０）であるので、プロテクト状態の一
時解除コマンドが入力されると、ブロック（１）から最
後までのブロックのプロテクトが解除される。そして、
ブロック（１）に、６４ｋバイトのデータが記憶され
る。その後、不揮発性記憶素子５０１には、データの書
き込まれたブロック（１）の次のブロック（２）を示す
情報（０，１）が記憶される。そして、プロテクト状態
の一時解除コマンドを停止すると、再び、メモリの全ブ
ロックが保護される。
【００４７】次に、図５（Ｂ）は、ブロック（１）にデ
ータが記憶された状態で、更に８０ｋバイトのデータを
記憶する場合を示す。上述の、図５(Ａ)と同様に、プロ
グラムを行うときには、プロテクト状態の一時解除コマ
ンドが入力されると、不揮発性記憶素子５０１にはブロ
ック（２）を示す情報（０，１）が記憶されているの
で、ブロック（２）から最後までのブロックのプロテク
トが解除される。これにより、ブロック（２）からブロ
ック（３）に亘って、８０ｋバイトのデータが記憶され
る。従って、ブロック（１）のデコーダ１０６−１は活
性化されることがないので、誤ってブロック（１）にデ
ータが書き込まれることはない。そして、データはブロ
ック（３）まで書き込まれたので、不揮発性記憶素子５
０１には、データの書き込まれたブロック（３）の次の
ブロック（４）を示す情報（１，０）が記憶される。そ
して、プロテクト状態の一時解除コマンドを停止する
と、再び、メモリの全ブロックが保護される。
ータが記憶された状態で、更に８０ｋバイトのデータを
記憶する場合を示す。上述の、図５(Ａ)と同様に、プロ
グラムを行うときには、プロテクト状態の一時解除コマ
ンドが入力されると、不揮発性記憶素子５０１にはブロ
ック（２）を示す情報（０，１）が記憶されているの
で、ブロック（２）から最後までのブロックのプロテク
トが解除される。これにより、ブロック（２）からブロ
ック（３）に亘って、８０ｋバイトのデータが記憶され
る。従って、ブロック（１）のデコーダ１０６−１は活
性化されることがないので、誤ってブロック（１）にデ
ータが書き込まれることはない。そして、データはブロ
ック（３）まで書き込まれたので、不揮発性記憶素子５
０１には、データの書き込まれたブロック（３）の次の
ブロック（４）を示す情報（１，０）が記憶される。そ
して、プロテクト状態の一時解除コマンドを停止する
と、再び、メモリの全ブロックが保護される。
【００４８】図５（Ｃ）は更に、６４ｋバイトのデータ
を記憶する場合を示す。この場合は、上述の図５（Ｂ）
と同様に、ブロック（４）のプロテクト状態のみが解除
され、６４ｋバイトのデータがブロック（４）に記憶さ
れ、ブロック（１）から（３）は誤って書き込まれるこ
とはない。
を記憶する場合を示す。この場合は、上述の図５（Ｂ）
と同様に、ブロック（４）のプロテクト状態のみが解除
され、６４ｋバイトのデータがブロック（４）に記憶さ
れ、ブロック（１）から（３）は誤って書き込まれるこ
とはない。
【００４９】次に本発明の第３実施例を説明する。図６
は、本発明の第３実施例を示す図である。本実施例は、
ヒドンブロックに対しての保護を行うものである。ヒド
ンブロックは、ビット６０１から６０８、デコーダ６１
１から６１８により構成される。ヒドンブロックは、サ
イズが小さいので、上述の実施例の保護の単位であるブ
ロックに相当するものは、１ビット（バイト単位のメモ
リの場合は、１バイト、また、ワード単位のメモリの場
合は、１ワード）である。本実施例では、保護の単位は
１ビットとする。
は、本発明の第３実施例を示す図である。本実施例は、
ヒドンブロックに対しての保護を行うものである。ヒド
ンブロックは、ビット６０１から６０８、デコーダ６１
１から６１８により構成される。ヒドンブロックは、サ
イズが小さいので、上述の実施例の保護の単位であるブ
ロックに相当するものは、１ビット（バイト単位のメモ
リの場合は、１バイト、また、ワード単位のメモリの場
合は、１ワード）である。本実施例では、保護の単位は
１ビットとする。
【００５０】図６（Ａ）はヒドンブロックにプログラム
を行う場合を示す。図６（Ａ）に示す、図３のヒドンブ
ロック用の保護状態記憶素子群１１４は、どのビットま
でプログラムされたかを示す３ビットの不揮発性記憶素
子６２１と、不揮発性記憶素子６２１及び外部より入力
されるプログラムモードコマンドをデコードするデコー
ダ６２０を有する。
を行う場合を示す。図６（Ａ）に示す、図３のヒドンブ
ロック用の保護状態記憶素子群１１４は、どのビットま
でプログラムされたかを示す３ビットの不揮発性記憶素
子６２１と、不揮発性記憶素子６２１及び外部より入力
されるプログラムモードコマンドをデコードするデコー
ダ６２０を有する。
【００５１】ヒドンブロックは、図３に示すヒドンブロ
ックアクセスコマンド１２３を入力することによりアク
セスが可能となる。この状態をヒドンモードと呼ぶ。
ックアクセスコマンド１２３を入力することによりアク
セスが可能となる。この状態をヒドンモードと呼ぶ。
【００５２】ヒドンモードでプログラムを行うには、先
ず最初に、ヒドンブロック用の保護状態記憶素子群１１
４内の不揮発性記憶素子６２１の内容が読まれ、プログ
ラムモードと不揮発性記憶素子６２１の出力をデコーダ
６２０によりデコードして、不揮発性記憶素子６２１の
内容の示す次のビットよりプログラムを行う。
ず最初に、ヒドンブロック用の保護状態記憶素子群１１
４内の不揮発性記憶素子６２１の内容が読まれ、プログ
ラムモードと不揮発性記憶素子６２１の出力をデコーダ
６２０によりデコードして、不揮発性記憶素子６２１の
内容の示す次のビットよりプログラムを行う。
【００５３】図６（Ａ）の場合には、ビット６０３まで
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３を示す値（０，１，１）が記憶されており、こ
の状態で更にデータをプログラムする場合を示す。この
場合には、不揮発性記憶素子６２１の示すビット６０３
の次のビット６０４からプログラムが行われ、図４に示
した実施例で説明したのと同様に、ビット６０１から６
０３に対するデコーダ６１１から６１３が活性化される
ことはないので、誤ってデータが書き込まれることがな
い。
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３を示す値（０，１，１）が記憶されており、こ
の状態で更にデータをプログラムする場合を示す。この
場合には、不揮発性記憶素子６２１の示すビット６０３
の次のビット６０４からプログラムが行われ、図４に示
した実施例で説明したのと同様に、ビット６０１から６
０３に対するデコーダ６１１から６１３が活性化される
ことはないので、誤ってデータが書き込まれることがな
い。
【００５４】図６（Ｂ）は、ヒドンブロックからのデー
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、不揮発性記憶素
子６２１に示すビットのデータが読み出される。この場
合は、常に最後に書き込まれたビットのデータが読み出
される。
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、不揮発性記憶素
子６２１に示すビットのデータが読み出される。この場
合は、常に最後に書き込まれたビットのデータが読み出
される。
【００５５】次に本発明の第４実施例を説明する。図７
は、本発明の第４実施例を示す図である。本実施例は、
ヒドンブロックに対しての別の保護を行うものである。
は、本発明の第４実施例を示す図である。本実施例は、
ヒドンブロックに対しての別の保護を行うものである。
【００５６】図７（Ａ）はヒドンブロックにプログラム
を行う場合を示す。図７（Ａ）に示す、図３で示したヒ
ドンブロック用の保護状態記憶素子群１１４は、どのビ
ットからプログラムが可能かを示す３ビットの不揮発性
記憶素子６２１と、不揮発性記憶素子６２１及び外部よ
り入力されるプログラムモードコマンド及びプロテクト
一時解除コマンドをデコードするデコーダ６２０を有す
る。
を行う場合を示す。図７（Ａ）に示す、図３で示したヒ
ドンブロック用の保護状態記憶素子群１１４は、どのビ
ットからプログラムが可能かを示す３ビットの不揮発性
記憶素子６２１と、不揮発性記憶素子６２１及び外部よ
り入力されるプログラムモードコマンド及びプロテクト
一時解除コマンドをデコードするデコーダ６２０を有す
る。
【００５７】ヒドンモードでプログラムを行うには、先
ず最初に、ヒドンブロック用の保護状態記憶素子群１１
４内の不揮発性記憶素子６２１の内容が読まれ、プロテ
クト一時解除コマンドとプログラムモードと不揮発性記
憶素子６２１の出力をデコーダ６２０によりデコードし
て、不揮発性記憶素子６２１の内容が示すビットよりプ
ログラムを行う。
ず最初に、ヒドンブロック用の保護状態記憶素子群１１
４内の不揮発性記憶素子６２１の内容が読まれ、プロテ
クト一時解除コマンドとプログラムモードと不揮発性記
憶素子６２１の出力をデコーダ６２０によりデコードし
て、不揮発性記憶素子６２１の内容が示すビットよりプ
ログラムを行う。
【００５８】図７（Ａ）の場合には、ビット６０３まで
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３の次のビットを示す値（１，１，１）が記憶さ
れており、この状態で更にデータをプログラムする場合
を示す。この場合には、不揮発性記憶素子６２１の示す
ビット６０４からプログラムが行われ、図５に示した実
施例で説明したのと同様に、ビット６０４から６０８に
対するデコーダ６１４から６１８が活性化され、ビット
６０１から６０３に対するデコーダ６１１から６１３が
活性化されることはないので、誤ってデータが書き込ま
れることがない。
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３の次のビットを示す値（１，１，１）が記憶さ
れており、この状態で更にデータをプログラムする場合
を示す。この場合には、不揮発性記憶素子６２１の示す
ビット６０４からプログラムが行われ、図５に示した実
施例で説明したのと同様に、ビット６０４から６０８に
対するデコーダ６１４から６１８が活性化され、ビット
６０１から６０３に対するデコーダ６１１から６１３が
活性化されることはないので、誤ってデータが書き込ま
れることがない。
【００５９】図７（Ｂ）は、ヒドンブロックからのデー
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、不揮発性記憶素
子６２１に示すビットの１つ前のビットのデータが読み
出される。この場合は、常に最後に書き込まれたビット
のデータが読み出される。
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、不揮発性記憶素
子６２１に示すビットの１つ前のビットのデータが読み
出される。この場合は、常に最後に書き込まれたビット
のデータが読み出される。
【００６０】次に本発明の第５実施例を説明する。図８
は、フラッシュメモリが、シリアルアクセスポートを有
する場合の保護の動作を示す。図８は、図６で示した第
３実施例と同様に、図３のヒドンブロック用の保護状態
記憶素子群１１４は、どのビットまでプログラムされた
かを示す３ビットの不揮発性記憶素子６２１と、不揮発
性記憶素子６２１及び外部より入力されるプログラムモ
ードコマンドをデコードするデコーダ６２０を有する。
図６で示した第３実施例においては、プログラム及び、
リードがビット単位でしか行われない。しかし、本実施
例は、連続してプログラム及び、リードが可能なので、
複数のビットに対してプログラム及び、リードが可能で
ある。
は、フラッシュメモリが、シリアルアクセスポートを有
する場合の保護の動作を示す。図８は、図６で示した第
３実施例と同様に、図３のヒドンブロック用の保護状態
記憶素子群１１４は、どのビットまでプログラムされた
かを示す３ビットの不揮発性記憶素子６２１と、不揮発
性記憶素子６２１及び外部より入力されるプログラムモ
ードコマンドをデコードするデコーダ６２０を有する。
図６で示した第３実施例においては、プログラム及び、
リードがビット単位でしか行われない。しかし、本実施
例は、連続してプログラム及び、リードが可能なので、
複数のビットに対してプログラム及び、リードが可能で
ある。
【００６１】図８（Ａ）の場合には、ビット６０３まで
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３を示す値（０，１，１）が記憶されており、こ
の状態で更にデータを数ビット（バイト単位のメモリの
場合は、数バイト、また、ワード単位のメモリの場合
は、数ワード）プログラムする場合を示す。この場合に
は、不揮発性記憶素子６２１の示すビット６０３の次の
ビット６０４から連続してプログラムが行われ、図６に
示した実施例で説明したのと同様に、ビット６０１から
６０２に対するデコーダ６１１から６１３が活性化され
ることはないので、誤ってデータが書き込まれることが
ない。そして、４つ目の領域のビット６０１から順にメ
モリセルが選択されるように、デコーダ６１４から６１
８を制御して、順次データが書き込まれる。
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３を示す値（０，１，１）が記憶されており、こ
の状態で更にデータを数ビット（バイト単位のメモリの
場合は、数バイト、また、ワード単位のメモリの場合
は、数ワード）プログラムする場合を示す。この場合に
は、不揮発性記憶素子６２１の示すビット６０３の次の
ビット６０４から連続してプログラムが行われ、図６に
示した実施例で説明したのと同様に、ビット６０１から
６０２に対するデコーダ６１１から６１３が活性化され
ることはないので、誤ってデータが書き込まれることが
ない。そして、４つ目の領域のビット６０１から順にメ
モリセルが選択されるように、デコーダ６１４から６１
８を制御して、順次データが書き込まれる。
【００６２】図８（Ｂ）は、ヒドンブロックからのデー
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、先頭アドレスか
ら不揮発性記憶素子６２１に示す最終領域ビットのデー
タまでが、順次に読み出される。以上説明した様に、ヒ
ドンモードでは、外部よりアドレスを入力する必要がな
い。
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、先頭アドレスか
ら不揮発性記憶素子６２１に示す最終領域ビットのデー
タまでが、順次に読み出される。以上説明した様に、ヒ
ドンモードでは、外部よりアドレスを入力する必要がな
い。
【００６３】次に本発明の第６実施例を説明する。図９
は、フラッシュメモリが、シリアルアクセスポートを有
する場合の保護の動作を示す。図９は、本発明の第６実
施例を示す図である。本実施例は、ヒドンブロックに対
しての別の保護を行うものである。図９は、図７で示し
た第４実施例と同様に、図３のヒドンブロック用の保護
状態記憶素子群１１４は、どのビットからプログラムが
可能かを示す３ビットの不揮発性記憶素子６２１と、不
揮発性記憶素子６２１及び外部より入力されるプログラ
ムモードコマンドとプロテクト一時解除コマンドをデコ
ードするデコーダ６２０を有する。
は、フラッシュメモリが、シリアルアクセスポートを有
する場合の保護の動作を示す。図９は、本発明の第６実
施例を示す図である。本実施例は、ヒドンブロックに対
しての別の保護を行うものである。図９は、図７で示し
た第４実施例と同様に、図３のヒドンブロック用の保護
状態記憶素子群１１４は、どのビットからプログラムが
可能かを示す３ビットの不揮発性記憶素子６２１と、不
揮発性記憶素子６２１及び外部より入力されるプログラ
ムモードコマンドとプロテクト一時解除コマンドをデコ
ードするデコーダ６２０を有する。
【００６４】図７で示した第４実施例においては、プロ
グラム及び、リードがビット単位でしか行われない。し
かし、本実施例は、連続してプログラム及び、リードが
可能なので、複数のビットに対してプログラム及び、リ
ードが可能である。
グラム及び、リードがビット単位でしか行われない。し
かし、本実施例は、連続してプログラム及び、リードが
可能なので、複数のビットに対してプログラム及び、リ
ードが可能である。
【００６５】図９（Ａ）の場合には、ビット６０３まで
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３の次のビットを示す値（１，１，１）が記憶さ
れており、この状態で更にデータを数ビット（バイト単
位のメモリの場合は、数バイト、また、ワード単位のメ
モリの場合は、数ワード）プログラムする場合を示す。
この場合には、不揮発性記憶素子６２１の示すビット６
０４からプログラムが行われ、図７に示した実施例で説
明したのと同様に、ビット６０４から６０８に対するデ
コーダ６１４から６１８が活性化され、ビット６０１か
ら６０３に対するデコーダ６１１から６１３が活性化さ
れることはないので、誤ってデータが書き込まれること
がない。
既にプログラムされ、不揮発性記憶素子６２１にはビッ
ト６０３の次のビットを示す値（１，１，１）が記憶さ
れており、この状態で更にデータを数ビット（バイト単
位のメモリの場合は、数バイト、また、ワード単位のメ
モリの場合は、数ワード）プログラムする場合を示す。
この場合には、不揮発性記憶素子６２１の示すビット６
０４からプログラムが行われ、図７に示した実施例で説
明したのと同様に、ビット６０４から６０８に対するデ
コーダ６１４から６１８が活性化され、ビット６０１か
ら６０３に対するデコーダ６１１から６１３が活性化さ
れることはないので、誤ってデータが書き込まれること
がない。
【００６６】図９（Ｂ）は、ヒドンブロックからのデー
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、先頭アドレスか
ら不揮発性記憶素子６２１に示す先頭領域ビットの直前
のデータまでが、順次に読み出される。以上説明した様
に、ヒドンモードでは、外部よりアドレスを入力する必
要がない。
タのリード動作を示す。上述の様に、ヒドンブロック
は、図３に示すヒドンブロックアクセスコマンド１２３
を入力することによりアクセスが可能となり、外部より
アドレスを入力しなくても、自動的に、先頭アドレスか
ら不揮発性記憶素子６２１に示す先頭領域ビットの直前
のデータまでが、順次に読み出される。以上説明した様
に、ヒドンモードでは、外部よりアドレスを入力する必
要がない。
【００６７】
【発明の効果】以上、本発明により、メモリの主記憶領
域を論理的に分割し、順次に保護を行うことにより小さ
なブロック毎に保護を行い且つ保護用の不揮発性素子を
減らすことができるので、メモリチップ面積を増大させ
ることなく、且つ、ヒドンブロックをアクセスするヒド
ンモードの時にはアドレスを入力せずにヒドンブロック
のメモリセルのアクセスを行うことができる不揮発性半
導体記憶装置を提供することができる。
域を論理的に分割し、順次に保護を行うことにより小さ
なブロック毎に保護を行い且つ保護用の不揮発性素子を
減らすことができるので、メモリチップ面積を増大させ
ることなく、且つ、ヒドンブロックをアクセスするヒド
ンモードの時にはアドレスを入力せずにヒドンブロック
のメモリセルのアクセスを行うことができる不揮発性半
導体記憶装置を提供することができる。
【図１】従来のフラッシュメモリの概略構成を示す図で
ある。
ある。
【図２】従来の保護の方法の一例を示す図である。
【図３】本発明のフラッシュメモリの一実施例の概略構
成を示す図である。
成を示す図である。
【図４】本発明の第１実施例を示す図である。
【図５】本発明の第２実施例を示す図である。
【図６】本発明の第３実施例を示す図である。
【図７】本発明の第４実施例を示す図である。。
【図８】本発明の第５実施例を示す図である。
【図９】本発明の第６実施例を示す図である。
１００ フラッシュメモリ １０１ 主記憶領域 １０１−１から１０１−ｎ ６４ｋバイトの消去単位
（ブロック） １０２、１０３ ｘ−デコーダ １０４ ヒドンブロック １０５ ヒドンブロック用ｘ−デコーダ １０６−１から１０６−４ ｙ−デコーダ １１０ アドレスバッファ １１１ ブロック選択デコーダ １１２ ｘ−プリデコーダ １１３ ヒドンブロック用ｘ−デコーダ１１３ １１４ 保護状態記憶素子群 １１５ プログラム電圧発生回路 １１６ センスアンプと入出バッファ部 ２０１−１から２０１−４ 不揮発性記憶素子 ２０２ 判定回路 ４０１ ２ビットの不揮発性記憶素子 ４０２ １ビットの不揮発性記憶素子 ５０１ ２ビットの不揮発性記憶素子 ５０２ 制御回路 ６０１から６０８ ビット ６１１から６１８ デコーダ ６２０ デコーダ ６２１ ３ビットの不揮発性記憶素子
（ブロック） １０２、１０３ ｘ−デコーダ １０４ ヒドンブロック １０５ ヒドンブロック用ｘ−デコーダ １０６−１から１０６−４ ｙ−デコーダ １１０ アドレスバッファ １１１ ブロック選択デコーダ １１２ ｘ−プリデコーダ １１３ ヒドンブロック用ｘ−デコーダ１１３ １１４ 保護状態記憶素子群 １１５ プログラム電圧発生回路 １１６ センスアンプと入出バッファ部 ２０１−１から２０１−４ 不揮発性記憶素子 ２０２ 判定回路 ４０１ ２ビットの不揮発性記憶素子 ４０２ １ビットの不揮発性記憶素子 ５０１ ２ビットの不揮発性記憶素子 ５０２ 制御回路 ６０１から６０８ ビット ６１１から６１８ デコーダ ６２０ デコーダ ６２１ ３ビットの不揮発性記憶素子
Claims (10)
- 【請求項１】 保護情報を記憶するＫ個の不揮発性記憶
素子と、 保護状態を記憶する不揮発性記憶素子と、 ２のＫ乗個以下のブロックに論理的に分割された記憶領
域とを有し、 前記Ｋ個の不揮発性記憶素子及び前記保護状態を記憶す
る不揮発性記憶素子に記憶されている情報に基づき、前
記論理的に分割された記憶領域内の連続する前記ブロッ
クへの情報の書き込みを防止する電気的に書き換え可能
な不揮発性半導体記憶装置。 - 【請求項２】 前記保護情報を記憶するＫ個の不揮発性
記憶素子に記憶されている情報は、書き込みを防止する
前記論理的に分割された記憶領域内の連続する前記ブロ
ックの最後のブロックを示す情報である請求項１記載の
電気的に書き換え可能な不揮発性半導体記憶装置。 - 【請求項３】 前記記憶領域の先頭の前記ブロックか
ら、前記Ｋ個の不揮発性記憶素子に記憶されている情報
により示される前記最後のブロックへの書き込みが防止
され、前記Ｋ個の不揮発性記憶素子に記憶されている情
報により示される前記最後のブロックの次のブロックか
ら順に情報の書き込みを行う請求項２記載の電気的に書
き換え可能な不揮発性半導体記憶装置。 - 【請求項４】 保護情報を記憶するＫ個の不揮発性記憶
素子と、 ２のＫ乗個以下のブロックに論理的に分割された記憶領
域とを有し、 前記Ｋ個の不揮発性記憶素子に記憶されている情報に基
づき、前記論理的に分割された記憶領域内の連続する前
記ブロックへの情報の書き込みの防止を解除する電気的
に書き換え可能な不揮発性半導体記憶装置。 - 【請求項５】 前記保護情報を記憶するＫ個の不揮発性
記憶素子に記憶されている情報は、書き込みの防止を解
除する前記論理的に分割された記憶領域内の連続する前
記ブロックの先頭のブロックを示す情報である請求項４
記載の電気的に書き換え可能な不揮発性半導体記憶装
置。 - 【請求項６】 前記記憶領域の先頭の前記ブロックか
ら、前記Ｋ個の不揮発性記憶素子に記憶されている情報
により示される前記先頭のブロックの直前の前記ブロッ
クへの書き込みが防止され、前記Ｋ個の不揮発性記憶素
子に記憶されている情報により示される前記先頭のブロ
ックから順に情報の書き込みを行う請求項５記載の電気
的に書き換え可能な不揮発性半導体記憶装置。 - 【請求項７】 前記記憶領域は、主記憶領域である請求
項１乃至６記載の電気的に書き換え可能な不揮発性半導
体記憶装置。 - 【請求項８】 前記記憶領域は、主記憶領域以外の記憶
領域である請求項１乃至６記載の電気的に書き換え可能
な不揮発性半導体記憶装置。 - 【請求項９】 特定の命令に従って、前記主記憶領域以
外の記憶領域に対してアクセスを行う状態となると、前
記Ｋ個の不揮発性記憶素子に記憶されている情報に基づ
いた特定のブロックがアクセスされる請求項８記載の電
気的に書き換え可能な不揮発性半導体記憶装置。 - 【請求項１０】 読み出しモードの場合には、書き込み
が防止されているブロックの先頭ブロックから最後のブ
ロックまでに記憶されている情報を順に読み出し、書き
込みモードの場合には、書き込みが防止されていないブ
ロックの先頭ブロックから順に情報を書き込む請求項８
記載の電気的に書き換え可能な不揮発性半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133765A JP4463378B2 (ja) | 2000-05-02 | 2000-05-02 | 不揮発性半導体記憶装置 |
| US09/717,296 US6535420B1 (en) | 2000-05-02 | 2000-11-22 | Electronically rewritable non-volatile semiconductor memory device |
| TW089125905A TW478168B (en) | 2000-05-02 | 2000-12-05 | Non-volatile semiconductor memory device |
| KR1020000076977A KR100587549B1 (ko) | 2000-05-02 | 2000-12-15 | 불휘발성 반도체 기억 장치 |
| US10/357,372 US6728136B2 (en) | 2000-05-02 | 2003-02-04 | Electronically rewritable non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133765A JP4463378B2 (ja) | 2000-05-02 | 2000-05-02 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001319484A true JP2001319484A (ja) | 2001-11-16 |
| JP4463378B2 JP4463378B2 (ja) | 2010-05-19 |
Family
ID=18642183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000133765A Expired - Fee Related JP4463378B2 (ja) | 2000-05-02 | 2000-05-02 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6535420B1 (ja) |
| JP (1) | JP4463378B2 (ja) |
| KR (1) | KR100587549B1 (ja) |
| TW (1) | TW478168B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109444A1 (ja) * | 2004-05-11 | 2005-11-17 | Spansion Llc | 半導体装置および半導体装置に対する制御方法 |
| US7295469B2 (en) | 2000-09-28 | 2007-11-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a ROM block settable in a write/erase inhibit mode |
| US7574576B2 (en) | 2006-12-22 | 2009-08-11 | Spansion Llc | Semiconductor device and method of controlling the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6718274B2 (en) * | 1999-08-05 | 2004-04-06 | 2Micro International Limited | Integrated PC Card host controller for the detection and operation of a plurality of expansion cards |
| KR100929143B1 (ko) * | 2002-12-13 | 2009-12-01 | 삼성전자주식회사 | 컴퓨터 및 그 제어방법 |
| KR100492774B1 (ko) * | 2002-12-24 | 2005-06-07 | 주식회사 하이닉스반도체 | 라이트 보호 영역을 구비한 비휘발성 메모리 장치 |
| GB2444178B (en) * | 2004-05-11 | 2008-08-13 | Spansion Llc | Using sector protection information in a semiconductor memory device |
| US20080189557A1 (en) * | 2005-01-19 | 2008-08-07 | Stmicroelectronics S.R.I. | Method and architecture for restricting access to a memory device |
| EP1684182B1 (en) | 2005-01-19 | 2009-03-18 | STMicroelectronics S.r.l. | Enhanced security memory access method and architecture |
| KR100670405B1 (ko) * | 2006-03-07 | 2007-01-16 | 주식회사 텔레칩스 | 낸드 플래시 메모리를 이용한 디지털 오디오 방송 데이터관리 방법 |
| DE602006008270D1 (de) * | 2006-03-29 | 2009-09-17 | St Microelectronics Srl | Verfahren und Vorrichtung zur Detektion von möglicher Korruption von Sektorschutzinformationen eines in einem bordeigenen flüchtigen Speicherarray gespeicherten nichtflüchtigen Speichers beim Einschalten |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975878A (en) * | 1988-01-28 | 1990-12-04 | National Semiconductor | Programmable memory data protection scheme |
| US5513136A (en) * | 1993-09-27 | 1996-04-30 | Intel Corporation | Nonvolatile memory with blocks and circuitry for selectively protecting the blocks for memory operations |
| JPH0844628A (ja) | 1994-08-03 | 1996-02-16 | Hitachi Ltd | 不揮発性メモリ、およびそれを用いたメモリカード、情報処理装置、ならびに不揮発性メモリのソフトウェアライトプロテクト制御方法 |
| KR100197573B1 (ko) * | 1995-12-21 | 1999-06-15 | 윤종용 | 불휘발성 반도체 메모리 장치의 특정 어드레스에 대한 데이타 소거 및 프로그램 방지를 위한 회로 및 그 방법 |
| US5818771A (en) * | 1996-09-30 | 1998-10-06 | Hitachi, Ltd. | Semiconductor memory device |
| JP3884839B2 (ja) * | 1997-10-17 | 2007-02-21 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5974500A (en) * | 1997-11-14 | 1999-10-26 | Atmel Corporation | Memory device having programmable access protection and method of operating the same |
| JPH11283373A (ja) * | 1998-03-30 | 1999-10-15 | Well Cat:Kk | ライトプロテクト機能付きスタティク形ランダムアクセスメモリ |
| JP3729638B2 (ja) * | 1998-04-22 | 2005-12-21 | 富士通株式会社 | メモリデバイス |
| US6026016A (en) * | 1998-05-11 | 2000-02-15 | Intel Corporation | Methods and apparatus for hardware block locking in a nonvolatile memory |
| US6009012A (en) * | 1998-06-03 | 1999-12-28 | Motorola Inc. | Microcontroller having a non-volatile memory and a method for selecting an operational mode |
-
2000
- 2000-05-02 JP JP2000133765A patent/JP4463378B2/ja not_active Expired - Fee Related
- 2000-11-22 US US09/717,296 patent/US6535420B1/en not_active Expired - Lifetime
- 2000-12-05 TW TW089125905A patent/TW478168B/zh not_active IP Right Cessation
- 2000-12-15 KR KR1020000076977A patent/KR100587549B1/ko not_active IP Right Cessation
-
2003
- 2003-02-04 US US10/357,372 patent/US6728136B2/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295469B2 (en) | 2000-09-28 | 2007-11-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a ROM block settable in a write/erase inhibit mode |
| US7613046B2 (en) | 2000-09-28 | 2009-11-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device carrying out simultaneous programming of memory cells |
| US7894259B2 (en) | 2000-09-28 | 2011-02-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with first and second write sequences controlled by a command or an address |
| US8189389B2 (en) | 2000-09-28 | 2012-05-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a voltage setting circuit for a step-up shift test |
| US8885408B2 (en) | 2000-09-28 | 2014-11-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device for rendering the same in a busy state after inputting data therein |
| WO2005109444A1 (ja) * | 2004-05-11 | 2005-11-17 | Spansion Llc | 半導体装置および半導体装置に対する制御方法 |
| GB2427949A (en) * | 2004-05-11 | 2007-01-10 | Spansion Llc | Semiconductor device and control method for semiconductor device |
| US7224602B2 (en) | 2004-05-11 | 2007-05-29 | Spansion Llc | Semiconductor memory device and control method having data protection feature |
| JPWO2005109444A1 (ja) * | 2004-05-11 | 2008-03-21 | スパンション エルエルシー | 半導体装置および半導体装置に対する制御方法 |
| GB2427949B (en) * | 2004-05-11 | 2008-06-04 | Spansion Llc | Semiconductor device and control method of the same |
| JP4577849B2 (ja) * | 2004-05-11 | 2010-11-10 | スパンション エルエルシー | 半導体装置および半導体装置に対する制御方法 |
| US7574576B2 (en) | 2006-12-22 | 2009-08-11 | Spansion Llc | Semiconductor device and method of controlling the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010106086A (ko) | 2001-11-29 |
| TW478168B (en) | 2002-03-01 |
| JP4463378B2 (ja) | 2010-05-19 |
| US6535420B1 (en) | 2003-03-18 |
| KR100587549B1 (ko) | 2006-06-08 |
| US20030117844A1 (en) | 2003-06-26 |
| US6728136B2 (en) | 2004-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5930826A (en) | Flash memory protection attribute status bits held in a flash memory array | |
| US6522581B2 (en) | Semiconductor storage device | |
| US7117328B2 (en) | Non-volatile data storage system and data storaging method | |
| US7831790B2 (en) | Universal memory device having a profile storage unit | |
| TWI534809B (zh) | 由外部來源設定控制資訊之非揮發性記憶體裝置 | |
| US7574576B2 (en) | Semiconductor device and method of controlling the same | |
| JP2011514568A (ja) | ライトワンスメモリデバイスおよびライトメニーメモリデバイスを備えるコンピュータのストレージサブシステムおよび関連する方法 | |
| US10628302B2 (en) | Semiconductor storage device | |
| JPH10326493A (ja) | 複合化フラッシュメモリ装置 | |
| US6510090B1 (en) | Semiconductor memory device | |
| JP4463378B2 (ja) | 不揮発性半導体記憶装置 | |
| US7565477B2 (en) | Semiconductor device and method of controlling the same | |
| US6532529B1 (en) | Microcomputer including flash memory overwritable during operation and operating method thereof | |
| US7310277B2 (en) | Non-volatile semiconductor storage device with specific command enable/disable control signal | |
| WO2001061503A1 (en) | Nonvolatile memory | |
| JP2003051195A (ja) | 半導体記憶装置 | |
| JP2002288999A (ja) | 半導体メモリ | |
| JP2004030849A (ja) | データの一部書き換え機能を有する半導体不揮発性メモリ | |
| JP3849942B2 (ja) | 強誘電体メモリを含むシステム | |
| KR100309463B1 (ko) | 특정 어드레스의 메모리 블록 프로텍션 회로 | |
| JP2004273117A (ja) | 複合化フラッシュメモリを搭載した半導体装置及び携帯用機器 | |
| US7079429B2 (en) | Semiconductor memory device | |
| JP2002269988A (ja) | 不揮発性半導体記憶装置 | |
| KR100965079B1 (ko) | 불휘발성 메모리 장치 | |
| JP4326054B2 (ja) | 半導体電子記憶装置においてデータを保護する方法及び半導体電子記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070308 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090701 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090909 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100216 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140226 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |