JPH11283373A - ライトプロテクト機能付きスタティク形ランダムアクセスメモリ - Google Patents
ライトプロテクト機能付きスタティク形ランダムアクセスメモリInfo
- Publication number
- JPH11283373A JPH11283373A JP10083816A JP8381698A JPH11283373A JP H11283373 A JPH11283373 A JP H11283373A JP 10083816 A JP10083816 A JP 10083816A JP 8381698 A JP8381698 A JP 8381698A JP H11283373 A JPH11283373 A JP H11283373A
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- terminal
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Abstract
(57)【要約】
【課題】誤った書込を防止するためのライトプロテクト
機能が付いたスタティク形ランダムアクセスメモリを提
供する。 【解決手段】スタティク形ランダムアクセスメモリは、
０〜ｍ番のアドレス領域、および読出コントロール回路
３と書込コントロール回路２とに繋がる０〜ｎ番のデー
タ領域に加えて(ｎ＋１)番のプロテクト領域が定義され
た２m(ｎ＋１)ビットのメモリセルアレイ１において、
書込許可／書込禁止信号を入力する端子Ｐを有し、書込
許可／書込禁止信号が読出コントロール回路３の出力信
号とアンドゲート６で連結され、書込コントロール回路
２の制御端に入力する。
機能が付いたスタティク形ランダムアクセスメモリを提
供する。 【解決手段】スタティク形ランダムアクセスメモリは、
０〜ｍ番のアドレス領域、および読出コントロール回路
３と書込コントロール回路２とに繋がる０〜ｎ番のデー
タ領域に加えて(ｎ＋１)番のプロテクト領域が定義され
た２m(ｎ＋１)ビットのメモリセルアレイ１において、
書込許可／書込禁止信号を入力する端子Ｐを有し、書込
許可／書込禁止信号が読出コントロール回路３の出力信
号とアンドゲート６で連結され、書込コントロール回路
２の制御端に入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータやその周辺機器などに使用されるスタティク形ラン
ダムアクセスメモリ（ＳＲＡＭ）であって、ライトプロ
テクト機能が付いたものに関する。
ータやその周辺機器などに使用されるスタティク形ラン
ダムアクセスメモリ（ＳＲＡＭ）であって、ライトプロ
テクト機能が付いたものに関する。
【０００２】
【従来の技術】ＳＲＡＭは、記憶情報を随時に書き込
み、読み出しできるメモリであって、電源が供給されて
いる限りその記憶状態を保持することができ、リフレッ
シュを必要としない。コンピュータや周辺機器に、その
プログラムを記憶しておくメモリとして使用されときに
は、機器の立ち上げ時に別な記憶媒体からプログラムが
供給されると、その記憶状態を維持する。しかしコンピ
ュータの操作ミスや暴走があると、誤信号が入ってＳＲ
ＡＭを書き変え誤動作につながる。
み、読み出しできるメモリであって、電源が供給されて
いる限りその記憶状態を保持することができ、リフレッ
シュを必要としない。コンピュータや周辺機器に、その
プログラムを記憶しておくメモリとして使用されときに
は、機器の立ち上げ時に別な記憶媒体からプログラムが
供給されると、その記憶状態を維持する。しかしコンピ
ュータの操作ミスや暴走があると、誤信号が入ってＳＲ
ＡＭを書き変え誤動作につながる。
【０００３】かかる不測の事態を予防するため、搭載さ
れている機器上で書き換えができるＥＥＰＲＯＭ（elec
totrically erasable programmable read only memory
）などのフラッシュＲＯＭにプログラムを記憶する方
向へと転化しつつある。この方式であれば、一旦動作確
認のとれたプログラムは意識的な書き換えのない限り、
たとえ機器の休止（電源の停止）があっても動作が再現
するので安全である。このような背景には、フラッシュ
ＲＯＭの価格低下がある。
れている機器上で書き換えができるＥＥＰＲＯＭ（elec
totrically erasable programmable read only memory
）などのフラッシュＲＯＭにプログラムを記憶する方
向へと転化しつつある。この方式であれば、一旦動作確
認のとれたプログラムは意識的な書き換えのない限り、
たとえ機器の休止（電源の停止）があっても動作が再現
するので安全である。このような背景には、フラッシュ
ＲＯＭの価格低下がある。
【０００４】
【発明が解決しようとする課題】しかしながらフラッシ
ュＲＯＭは、初期書込みのための動作回路を必要とする
ので、機器の構成が複雑になりコンパクト化に反する
し、アクセス速度が遅いということもある。ＳＲＡＭを
組み込む方が回路部品を減らすことができ、コンパクト
で安価でな機器に仕上がるが、前記のようにＳＲＡＭは
誤って書込することがあり、機器の動作の信頼性に不安
が残るものとなる。一方、プログラムの動作にはＲＡＭ
は必須であるから、動作の安全性が高いＲＡＭが得られ
れば、フラッシュＲＯＭは必ずしも必要としない。
ュＲＯＭは、初期書込みのための動作回路を必要とする
ので、機器の構成が複雑になりコンパクト化に反する
し、アクセス速度が遅いということもある。ＳＲＡＭを
組み込む方が回路部品を減らすことができ、コンパクト
で安価でな機器に仕上がるが、前記のようにＳＲＡＭは
誤って書込することがあり、機器の動作の信頼性に不安
が残るものとなる。一方、プログラムの動作にはＲＡＭ
は必須であるから、動作の安全性が高いＲＡＭが得られ
れば、フラッシュＲＯＭは必ずしも必要としない。
【０００５】本発明はこのような課題を解消するために
なされたもので、誤った書込を防止するためのライトプ
ロテクト機能が付いたＳＲＡＭを提供することを目的と
する。
なされたもので、誤った書込を防止するためのライトプ
ロテクト機能が付いたＳＲＡＭを提供することを目的と
する。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
めになされた本発明を適用するスタティク形ランダムア
クセスメモリは、０〜ｍ番のアドレス領域、および読出
コントロール回路と書込コントロール回路とに繋がる０
〜ｎ番のデータ領域に加えて(ｎ＋１)番のプロテクト領
域が定義された２m(ｎ＋１)ビットのメモリセルアレイ
において、書込許可／書込禁止信号を入力する端子を有
し、該書込許可／書込禁止信号が該読出コントロール回
路の出力信号と論理積回路で連結され、該書込コントロ
ール回路の制御端に入力する構成である。
めになされた本発明を適用するスタティク形ランダムア
クセスメモリは、０〜ｍ番のアドレス領域、および読出
コントロール回路と書込コントロール回路とに繋がる０
〜ｎ番のデータ領域に加えて(ｎ＋１)番のプロテクト領
域が定義された２m(ｎ＋１)ビットのメモリセルアレイ
において、書込許可／書込禁止信号を入力する端子を有
し、該書込許可／書込禁止信号が該読出コントロール回
路の出力信号と論理積回路で連結され、該書込コントロ
ール回路の制御端に入力する構成である。
【０００７】書込許可／書込禁止信号はバイト単位の信
号で適切に実施できる。
号で適切に実施できる。
【０００８】このスタティク形ランダムアクセスメモリ
で、初期状態からのデータの読込時は、(ｎ＋１)番のプ
ロテクト領域にデータがない（OFF）からの反転出力はO
Nであり、書込許可／書込禁止信号端子から書込許可信
号を入力させると、論理積回路からは書込許可信号が出
力されて書込コントロール回路に入力し、書込コントロ
ール回路はデータをメモリセルに送る。
で、初期状態からのデータの読込時は、(ｎ＋１)番のプ
ロテクト領域にデータがない（OFF）からの反転出力はO
Nであり、書込許可／書込禁止信号端子から書込許可信
号を入力させると、論理積回路からは書込許可信号が出
力されて書込コントロール回路に入力し、書込コントロ
ール回路はデータをメモリセルに送る。
【０００９】常時は、許可／書込禁止信号端子から書込
禁止信号が入力して(ｎ＋１)番のプロテクト領域データ
がON/OFFのいずれであっても、論理積回路からは書込禁
止信号が出力されて書込コントロール回路の制御端に入
力し、書込コントロール回路はデータをメモリセルに送
らない。したがってコンピュータの操作ミスや暴走があ
ってもデータ領域（０〜ｎ番）のデータが書換えられる
ことはない。
禁止信号が入力して(ｎ＋１)番のプロテクト領域データ
がON/OFFのいずれであっても、論理積回路からは書込禁
止信号が出力されて書込コントロール回路の制御端に入
力し、書込コントロール回路はデータをメモリセルに送
らない。したがってコンピュータの操作ミスや暴走があ
ってもデータ領域（０〜ｎ番）のデータが書換えられる
ことはない。
【００１０】
【発明の実施の形態】以下、本発明の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
【００１１】図１は本発明を適用するライトプロテクト
機能付きスタティク形ランダムアクセスメモリ（ＳＲＡ
Ｍ）の等価ブロック回路図である。この回路は、２m(ｎ
＋１)ビットのメモリ容量を持つメモリセルアレイ１
と、それに対する入出力回路からなる。
機能付きスタティク形ランダムアクセスメモリ（ＳＲＡ
Ｍ）の等価ブロック回路図である。この回路は、２m(ｎ
＋１)ビットのメモリ容量を持つメモリセルアレイ１
と、それに対する入出力回路からなる。
【００１２】メモリセルアレイ１は９ビット（ｎ＋１＝
９）のメモリセルが使用される。このうち０〜ｎ番はデ
ータ領域として定義され、書込コントロール回路２およ
び読出コントロール回路３を介してデータ入出力端子Ｄ
0〜Ｄnに繋がっている。ｎ＋１番はプロテクト領域とし
て定義され、同じく書込コントロール回路２および読出
コントロール回路３を介してデータ入出力端子Ｄn+1に
繋がっている。またメモリセルアレイ１の０〜ｍ番の領
域はアドレス領域として定義され、アドレスデコーダ５
を介してアドレス端子Ａ0〜Ａmに繋がっている。以上の
メモリセルアレイ１の構成は、従来、パリティ付きとい
われているＳＲＡＭのメモリセルアレイと同等の構成で
ある。
９）のメモリセルが使用される。このうち０〜ｎ番はデ
ータ領域として定義され、書込コントロール回路２およ
び読出コントロール回路３を介してデータ入出力端子Ｄ
0〜Ｄnに繋がっている。ｎ＋１番はプロテクト領域とし
て定義され、同じく書込コントロール回路２および読出
コントロール回路３を介してデータ入出力端子Ｄn+1に
繋がっている。またメモリセルアレイ１の０〜ｍ番の領
域はアドレス領域として定義され、アドレスデコーダ５
を介してアドレス端子Ａ0〜Ａmに繋がっている。以上の
メモリセルアレイ１の構成は、従来、パリティ付きとい
われているＳＲＡＭのメモリセルアレイと同等の構成で
ある。
【００１３】そして図１に示す本発明の実施例のＳＲＡ
Ｍでは、書込許可または書込禁止の信号を入力する端子
Ｐを有している。この書込許可／書込入力端子Ｐは読出
コントロール回路３の制御出力の反転とナンドゲート６
で連結され、書込コントロール回路２の制御端に入力す
るように接続されている。
Ｍでは、書込許可または書込禁止の信号を入力する端子
Ｐを有している。この書込許可／書込入力端子Ｐは読出
コントロール回路３の制御出力の反転とナンドゲート６
で連結され、書込コントロール回路２の制御端に入力す
るように接続されている。
【００１４】その他、通常のＳＲＡＭと同じように、デ
ータ入出力端子Ｄ0〜Ｄn+1と書込コントロール回路２と
の間には増幅安定化回路ＡＭＰ１0〜ＡＭＰ１n+1、およ
び読出コントロール回路３との間には増幅安定化回路Ａ
ＭＰ２0〜ＡＭＰ２n+1が連結される。また書込制御端子
Ｗ、読出制御端Ｒを持ち、書込または読出によるチップ
を選択するチップセレクト端CSを持っている。書込制御
端子Ｗとチップセレクト端CSとの間はアンドゲート８で
連結されて書込コントロール回路２の制御端に、読出制
御端Ｒとチップセレクト端CSとの間はアンドゲート９で
連結されて読出コントロール回路３の制御端に各々接続
されている。
ータ入出力端子Ｄ0〜Ｄn+1と書込コントロール回路２と
の間には増幅安定化回路ＡＭＰ１0〜ＡＭＰ１n+1、およ
び読出コントロール回路３との間には増幅安定化回路Ａ
ＭＰ２0〜ＡＭＰ２n+1が連結される。また書込制御端子
Ｗ、読出制御端Ｒを持ち、書込または読出によるチップ
を選択するチップセレクト端CSを持っている。書込制御
端子Ｗとチップセレクト端CSとの間はアンドゲート８で
連結されて書込コントロール回路２の制御端に、読出制
御端Ｒとチップセレクト端CSとの間はアンドゲート９で
連結されて読出コントロール回路３の制御端に各々接続
されている。
【００１５】上記の実施例で、メモリセルアレイ１は９
ビット（ｎ＋１＝９）のメモリセルからなり、ｎ＋１番
はプロテクト領域として使用されるので８ビット（＝１
バイト）単位でデータが保護されることになる。
ビット（ｎ＋１＝９）のメモリセルからなり、ｎ＋１番
はプロテクト領域として使用されるので８ビット（＝１
バイト）単位でデータが保護されることになる。
【００１６】このＳＲＡＭにプログラムデータを書込、
そのプログラムにより機器の動作が制御される例につい
て説明する。機器の立ち上げ時には、メモリセルアレイ
１は全て0FFデータである。(ｎ＋１)番のプロテクト領
域にもデータがないから、読出コントロール回路３から
出力はOFFである。一方、別な記憶媒体、例えばフロッ
ピィディスクからプログラムデータが供給され、そのプ
ログラムの書込プログラムに基づいて書込許可／書込入
力端子ＰはONになり、読出コントロール回路３から入力
するOFF信号と一致しないから、ナンドゲート６からは
書込コントロール回路２の制御端にON信号、すなわち書
込許可信号が入力する。このＳＲＡＭには引き続きフロ
ッピィディスクからプログラムデータが障害なく書込ま
れる。プログラムデータの書込終了時には、そのプログ
ラの書込プログラムに基づいて書込許可／書込入力端子
ＰはOFFになり、読出コントロール回路３から入力するO
FF信号と一致するから、ナンドゲート６からは書込コン
トロール回路２の制御端にOFF信号、すなわち書込禁止
信号が入力する。以後、書込許可／書込入力端子Ｐの入
力が変わらない限り書込禁止信号が書込コントロール回
路２に入力し続ける。
そのプログラムにより機器の動作が制御される例につい
て説明する。機器の立ち上げ時には、メモリセルアレイ
１は全て0FFデータである。(ｎ＋１)番のプロテクト領
域にもデータがないから、読出コントロール回路３から
出力はOFFである。一方、別な記憶媒体、例えばフロッ
ピィディスクからプログラムデータが供給され、そのプ
ログラムの書込プログラムに基づいて書込許可／書込入
力端子ＰはONになり、読出コントロール回路３から入力
するOFF信号と一致しないから、ナンドゲート６からは
書込コントロール回路２の制御端にON信号、すなわち書
込許可信号が入力する。このＳＲＡＭには引き続きフロ
ッピィディスクからプログラムデータが障害なく書込ま
れる。プログラムデータの書込終了時には、そのプログ
ラの書込プログラムに基づいて書込許可／書込入力端子
ＰはOFFになり、読出コントロール回路３から入力するO
FF信号と一致するから、ナンドゲート６からは書込コン
トロール回路２の制御端にOFF信号、すなわち書込禁止
信号が入力する。以後、書込許可／書込入力端子Ｐの入
力が変わらない限り書込禁止信号が書込コントロール回
路２に入力し続ける。
【００１７】この状態でＳＲＡＭに書込まれたプログラ
ムにより機器の実行動作が制御される。データ領域（０
〜ｎ＋１番）にはプログラムデータが書込まれており、
その一方で書込禁止信号端子から書込禁止信号が入力し
ている。したがってコンピュータの操作ミスや暴走があ
って、他の端子に誤信号が入力してもデータ領域のプロ
グラムデータが書換えられることはない。
ムにより機器の実行動作が制御される。データ領域（０
〜ｎ＋１番）にはプログラムデータが書込まれており、
その一方で書込禁止信号端子から書込禁止信号が入力し
ている。したがってコンピュータの操作ミスや暴走があ
って、他の端子に誤信号が入力してもデータ領域のプロ
グラムデータが書換えられることはない。
【００１８】一旦プログラムデータが書込まれた後に、
そのプログラムデータを書換えようとするときには、書
込許可／書込禁止信号端子から書込許可信号を入力させ
ると、ｎ＋１番のプロテクト領域にそのプログラムに基
づいてプログラムデータ（０〜ｎ番）がプロテクトされ
るべきか否かが書込まれているので、適切なプログラム
の書換えが行われ、必要外の書換えが行われない。
そのプログラムデータを書換えようとするときには、書
込許可／書込禁止信号端子から書込許可信号を入力させ
ると、ｎ＋１番のプロテクト領域にそのプログラムに基
づいてプログラムデータ（０〜ｎ番）がプロテクトされ
るべきか否かが書込まれているので、適切なプログラム
の書換えが行われ、必要外の書換えが行われない。
【００１９】また、このように構成され動作するもので
あるから、書込許可／書込禁止入力端子Ｐの信号状態
は、データの読出しには全く影響を与えない。
あるから、書込許可／書込禁止入力端子Ｐの信号状態
は、データの読出しには全く影響を与えない。
【００２０】
【発明の効果】以上、詳細に説明したように本発明を適
用するスタティク形ランダムアクセスメモリは、コンピ
ュータの操作ミスや暴走があって誤信号が入っても書き
変えられることがないので、これを組み込んだ機器の動
作の信頼性は格段に向上する。しかもこのようなライト
プロテクト機能を付加したことによるデータの読出しに
は全く影響を与えないので、通常のＳＲＡＭと同じよう
に使用できる。したがって、従来の機器ではＲＡＭと別
途にフラッシュＲＯＭを装備していたのを省略でき、デ
バイスの簡素化になる。
用するスタティク形ランダムアクセスメモリは、コンピ
ュータの操作ミスや暴走があって誤信号が入っても書き
変えられることがないので、これを組み込んだ機器の動
作の信頼性は格段に向上する。しかもこのようなライト
プロテクト機能を付加したことによるデータの読出しに
は全く影響を与えないので、通常のＳＲＡＭと同じよう
に使用できる。したがって、従来の機器ではＲＡＭと別
途にフラッシュＲＯＭを装備していたのを省略でき、デ
バイスの簡素化になる。
【００２１】従来のライトプロテクト機能を付加したフ
ラッシュＲＯＭに比較して回路部品が少なく、組み込む
機器がコンパクトで安価に仕上がる。また従来のフラッ
シュＲＯＭでは書込保護がセクタ単位乃至はページ単位
であったのが本発明のＳＲＡＭではバイト単位での書込
保護がなされており、この点でも優れたものとなってい
る。
ラッシュＲＯＭに比較して回路部品が少なく、組み込む
機器がコンパクトで安価に仕上がる。また従来のフラッ
シュＲＯＭでは書込保護がセクタ単位乃至はページ単位
であったのが本発明のＳＲＡＭではバイト単位での書込
保護がなされており、この点でも優れたものとなってい
る。
【図１】本発明を適用するスタティク形ランダムアクセ
スメモリの等価ブロック回路図である。
スメモリの等価ブロック回路図である。
１はメモリセルアレイ、２は書込コントロール回路、３
は読出コントロール回路、５はアドレスデコーダ、６は
ナンドゲート、８・９はアンドゲート、ＡＭＰ１0〜Ａ
ＭＰ１n+1・ＡＭＰ２0〜ＡＭＰ２n+1は増幅安定化回
路、Ｄ0〜Ｄn+1はデータ入出力端子、Ａ0〜Ａmはアドレ
ス端子、Ｗは書込制御端子、Ｒは読出制御端、CSはチッ
プセレクト端CSである。
は読出コントロール回路、５はアドレスデコーダ、６は
ナンドゲート、８・９はアンドゲート、ＡＭＰ１0〜Ａ
ＭＰ１n+1・ＡＭＰ２0〜ＡＭＰ２n+1は増幅安定化回
路、Ｄ0〜Ｄn+1はデータ入出力端子、Ａ0〜Ａmはアドレ
ス端子、Ｗは書込制御端子、Ｒは読出制御端、CSはチッ
プセレクト端CSである。
Claims (2)
- 【請求項１】 ０〜ｍ番のアドレス領域、および読出
コントロール回路と書込コントロール回路とに繋がる０
〜ｎ番のデータ領域に加えて(ｎ＋１)番のプロテクト領
域が定義された２m(ｎ＋１)ビットのメモリセルアレイ
において、書込許可／書込禁止信号を入力する端子を有
し、該書込許可／書込禁止信号が該読出コントロール回
路の出力信号と論理積回路で連結され、書込コントロー
ル回路の制御端に入力することを特徴とするスタティク
形ランダムアクセスメモリ。 - 【請求項２】 該書込許可／書込禁止信号がバイト単
位の信号であることを特徴とする請求項１に記載のスタ
ティク形ランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083816A JPH11283373A (ja) | 1998-03-30 | 1998-03-30 | ライトプロテクト機能付きスタティク形ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083816A JPH11283373A (ja) | 1998-03-30 | 1998-03-30 | ライトプロテクト機能付きスタティク形ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283373A true JPH11283373A (ja) | 1999-10-15 |
Family
ID=13813218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10083816A Pending JPH11283373A (ja) | 1998-03-30 | 1998-03-30 | ライトプロテクト機能付きスタティク形ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587549B1 (ko) * | 2000-05-02 | 2006-06-08 | 후지쯔 가부시끼가이샤 | 불휘발성 반도체 기억 장치 |
-
1998
- 1998-03-30 JP JP10083816A patent/JPH11283373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587549B1 (ko) * | 2000-05-02 | 2006-06-08 | 후지쯔 가부시끼가이샤 | 불휘발성 반도체 기억 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050330 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080311 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080805 |