JPH03248248A - マイクロコンピュータの機密保持回路 - Google Patents
マイクロコンピュータの機密保持回路Info
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- JPH03248248A JPH03248248A JP2046249A JP4624990A JPH03248248A JP H03248248 A JPH03248248 A JP H03248248A JP 2046249 A JP2046249 A JP 2046249A JP 4624990 A JP4624990 A JP 4624990A JP H03248248 A JPH03248248 A JP H03248248A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、マイクロコンピュータの機密保持回路に関す
るものである。
るものである。
（ロ）従来の技術
一般に、データの書き込み／読み出しが可能なＥＰＲＯ
Ｍを内蔵したマイクロコンピュータにおいて、ＥＰＲＯ
Ｍの書き込みデータが正常であるか否かを外部からチエ
ツクするためのデバ・７７機能が付加されている場合が
殆どである。しがしながら、マイクロコンピュータがＥ
ＰＲＯＭの記憶内容のデバッグ機能を有するということ
は、第３者が前記デバッグ機能を利用してＥＰＲＯＭの
記憶内容を自由に確認できるということであり、即ち、
ＥＰＲＯＭの記憶内容を機密保持できない問題点がある
。
Ｍを内蔵したマイクロコンピュータにおいて、ＥＰＲＯ
Ｍの書き込みデータが正常であるか否かを外部からチエ
ツクするためのデバ・７７機能が付加されている場合が
殆どである。しがしながら、マイクロコンピュータがＥ
ＰＲＯＭの記憶内容のデバッグ機能を有するということ
は、第３者が前記デバッグ機能を利用してＥＰＲＯＭの
記憶内容を自由に確認できるということであり、即ち、
ＥＰＲＯＭの記憶内容を機密保持できない問題点がある
。
そこで、従来は、ＥＰＲＯＭの記憶内容を機密保持する
ための１ビツトの機密保持用メモリセルをＥＰＲＯＭに
対して独立して設け、機密保持用メモリセルの記憶内容
に基づいて、ＥＰＲＯＭの記憶内容の機密保持或はデバ
ッグを行っていた。
ための１ビツトの機密保持用メモリセルをＥＰＲＯＭに
対して独立して設け、機密保持用メモリセルの記憶内容
に基づいて、ＥＰＲＯＭの記憶内容の機密保持或はデバ
ッグを行っていた。
具体的には、機密保持用メモリセルに機密保持データを
書き込むことによって、ＥＰＲＯＭの書き込みデータの
読み出しを禁止して機密保持を行い、また、機密保持用
メモリセルに機密保持データを書き込まないことによっ
て、ＥＰＲＯＭの書き込みデータを読み出してデバッグ
を行っていた。（同一出願人による特願昭６３−１７７
６０７号参照） （ハ）発明が解決しようとする課題 しかしながら、従来の技術のマイクロコンピュータの場
合、ＥＰＲＯＭに対して独立して機密保持用メモリセル
を設けた為、機密保持用メモノセルに機密保持データを
書き込むための専用のυ制御端子を設けなければならな
い。従って、チップ面積が大となったＩ）、所定の機能
が犠牲になったりする等の問題点があった。
書き込むことによって、ＥＰＲＯＭの書き込みデータの
読み出しを禁止して機密保持を行い、また、機密保持用
メモリセルに機密保持データを書き込まないことによっ
て、ＥＰＲＯＭの書き込みデータを読み出してデバッグ
を行っていた。（同一出願人による特願昭６３−１７７
６０７号参照） （ハ）発明が解決しようとする課題 しかしながら、従来の技術のマイクロコンピュータの場
合、ＥＰＲＯＭに対して独立して機密保持用メモリセル
を設けた為、機密保持用メモノセルに機密保持データを
書き込むための専用のυ制御端子を設けなければならな
い。従って、チップ面積が大となったＩ）、所定の機能
が犠牲になったりする等の問題点があった。
そこで、本発明は、チップ面積が大となったり、所定の
機能が犠牲になったりすることのないマイクロコンピュ
ータの機密保持回路を提供することを目的とする。
機能が犠牲になったりすることのないマイクロコンピュ
ータの機密保持回路を提供することを目的とする。
（ニ）課題を解決するための手段
本発明は、前記問題点を解決する為に成されたものであ
り、データの書き込み／読み出しが可能なＥＰＲＯＭと
、前記ＥＰＲＯＭのアドレスをアクセスするアドレスデ
コーダと、前記ＥＰＲＯＭにおけるデータの書き込み／
読み出しを制御する書き込み／読み出し制御回路とを内
蔵したマイクロコンピュータにおいて、前記ＥＰＲＯＭ
の特定アドレスに割り当てられ、前記Ｅ Ｐ ＲＯＭの
書き込みデータの読み出しを禁止するための機密保持デ
ータが記憶される機密保持用メモリセルと、前記ＥＰＲ
ＯＭの特定アドレスがアクセスされた時、前記書き込み
／読み出し制御回路と前記機密保持用メモリセルの出力
とを接続する第１の接続回路と、前記ＥＰＲＯＭの特定
アドレスがアクセスされない時、前記機密保持用メモリ
セルの記憶情報を読み出し、前記ＥＰＲＯＭの特定アド
レスがアクセスされた時、前記機密保持用メモリセルの
記憶情報を保持し且つ読み出す機密保持用読み出し回路
と、前記ＥＰＲＯＭの特定アドレスがアクセスされない
時、前記機密保持用メモリセルの出力と前記機密保持用
読み出し回路とを接続する第２の接続回路と、を備え、
前記機密保持用読み出し回路の出力に基づいて、前記Ｅ
ＰＲＯＭ０書き込みデータの読み出しを禁止することを
特徴とする。
り、データの書き込み／読み出しが可能なＥＰＲＯＭと
、前記ＥＰＲＯＭのアドレスをアクセスするアドレスデ
コーダと、前記ＥＰＲＯＭにおけるデータの書き込み／
読み出しを制御する書き込み／読み出し制御回路とを内
蔵したマイクロコンピュータにおいて、前記ＥＰＲＯＭ
の特定アドレスに割り当てられ、前記Ｅ Ｐ ＲＯＭの
書き込みデータの読み出しを禁止するための機密保持デ
ータが記憶される機密保持用メモリセルと、前記ＥＰＲ
ＯＭの特定アドレスがアクセスされた時、前記書き込み
／読み出し制御回路と前記機密保持用メモリセルの出力
とを接続する第１の接続回路と、前記ＥＰＲＯＭの特定
アドレスがアクセスされない時、前記機密保持用メモリ
セルの記憶情報を読み出し、前記ＥＰＲＯＭの特定アド
レスがアクセスされた時、前記機密保持用メモリセルの
記憶情報を保持し且つ読み出す機密保持用読み出し回路
と、前記ＥＰＲＯＭの特定アドレスがアクセスされない
時、前記機密保持用メモリセルの出力と前記機密保持用
読み出し回路とを接続する第２の接続回路と、を備え、
前記機密保持用読み出し回路の出力に基づいて、前記Ｅ
ＰＲＯＭ０書き込みデータの読み出しを禁止することを
特徴とする。
（ホ）作用
本発明によれば、Ｅ Ｐ ＲＯＭの書き込みデータの読
み出しを禁止するための機密保持用メモリセルを、前記
ＥＰＲＯＭ内部の特定アドレスに割り当てた為、機密保
持用メモリセルに機密保持用データを書き込むための専
用の制御端子が不要となる。
み出しを禁止するための機密保持用メモリセルを、前記
ＥＰＲＯＭ内部の特定アドレスに割り当てた為、機密保
持用メモリセルに機密保持用データを書き込むための専
用の制御端子が不要となる。
（へ）実施例
本発明の詳細を図面に従って具体的に説明する。
第１図は、本発明のマイクロコンピュータの機密保持回
路を示す回路図、第２図は、第１図回路を用いたＥＰＲ
ＯＭ内蔵マイクロコンピュータを示すブロック図である
。
路を示す回路図、第２図は、第１図回路を用いたＥＰＲ
ＯＭ内蔵マイクロコンピュータを示すブロック図である
。
まず、第２図を用いて本発明の詳細な説明する。
第２図において、ＥＰＲＯＭ（１）は、例えば３２にバ
イトの記憶容量を有し、該ＥＰＲＯＭ（１）の各アドレ
スは、アドレスデータＡ０〜Ａ、が印加されるアドレス
デコーダ（２）の解読出力とアドレスデータＡ、〜Ａ、
４が印加されるアドレスデコーダ（３）の解読出力とに
よってアクセスされる。ＥＰＲＯＭ（１）の特定アドレ
スの１ビツト（斜線部分）は、ＥＰＲＯＭ（１）の書き
込みデータの読み出しを禁止するための機密保持用メモ
リセル（４）として割り当てられ、ＥＰＲＯＭ（１）の
書き込みデータの読み出しを禁止して機密保持を行う時
、機密保持データが書き込まれ、ＥＰＲＯＭ（１）の書
き込みデータを読み出してデバッグを行う時、前記機密
保持データは書き込まれない。書き込み／読み出し制御
回路（５）は、電源電圧ＶＰＰ、＊ＣＥ（チップイネー
ブル）信号、及び＊ＯＥＣアウトプットイネーブル）信
号が印加されて動作する。
イトの記憶容量を有し、該ＥＰＲＯＭ（１）の各アドレ
スは、アドレスデータＡ０〜Ａ、が印加されるアドレス
デコーダ（２）の解読出力とアドレスデータＡ、〜Ａ、
４が印加されるアドレスデコーダ（３）の解読出力とに
よってアクセスされる。ＥＰＲＯＭ（１）の特定アドレ
スの１ビツト（斜線部分）は、ＥＰＲＯＭ（１）の書き
込みデータの読み出しを禁止するための機密保持用メモ
リセル（４）として割り当てられ、ＥＰＲＯＭ（１）の
書き込みデータの読み出しを禁止して機密保持を行う時
、機密保持データが書き込まれ、ＥＰＲＯＭ（１）の書
き込みデータを読み出してデバッグを行う時、前記機密
保持データは書き込まれない。書き込み／読み出し制御
回路（５）は、電源電圧ＶＰＰ、＊ＣＥ（チップイネー
ブル）信号、及び＊ＯＥＣアウトプットイネーブル）信
号が印加されて動作する。
即ち、Ｖ、、＝１２．５ボルト（高電圧）且つＩＣＥ＝
「０」且つ＊０Ｅ＝＝ ｒｌ」の時、書き込み／読み出
し制御回路（５）は書き込みモードとなり、■１．＝５
ボルト（通常電圧）且つ＊ＣＥ＝ Ｎ」且つ＊ＯＥ＝
ｒＯ」の時、書き込み／読み出し制御回路（５）は読み
出しモードとなる。機密保持用読み出し回路（６）は、
機密保持用メモリセル（４）の記憶内容を読み出し、書
き込み／読み出し制御回路（５）を制御する。即ち、機
密保持データが機密保持用メモリセル（４）に書き込ま
れた状態において、書き込み／読み出し制御回路（５）
が読み出しモードになっても、ＥＰＲＯＭ（１）の書き
込みデータは機密保持用読み出し回路（６）の読み出し
出力によって読み出し禁止され、ＥＰＲＯＭ（１）の記
憶内容は機密保持されることになる。
「０」且つ＊０Ｅ＝＝ ｒｌ」の時、書き込み／読み出
し制御回路（５）は書き込みモードとなり、■１．＝５
ボルト（通常電圧）且つ＊ＣＥ＝ Ｎ」且つ＊ＯＥ＝
ｒＯ」の時、書き込み／読み出し制御回路（５）は読み
出しモードとなる。機密保持用読み出し回路（６）は、
機密保持用メモリセル（４）の記憶内容を読み出し、書
き込み／読み出し制御回路（５）を制御する。即ち、機
密保持データが機密保持用メモリセル（４）に書き込ま
れた状態において、書き込み／読み出し制御回路（５）
が読み出しモードになっても、ＥＰＲＯＭ（１）の書き
込みデータは機密保持用読み出し回路（６）の読み出し
出力によって読み出し禁止され、ＥＰＲＯＭ（１）の記
憶内容は機密保持されることになる。
次に、第１図を用いて第２図の具体的動作を説明する。
尚、第１図は、ＥＰＲＯＭ（１）の特定アドレスの機密
保持用メモリセル（４）による制御部分のみを示してい
る。
保持用メモリセル（４）による制御部分のみを示してい
る。
第１図において、機密保持用メモリセル（４）の在るＥ
ＰＲＯＭ（１）の特定アドレスをアクセスする時、アド
レスデコーダ（２）（３）の解読出力は「１」となり、
ＡＮＤゲート（２０）の出力も「ｌ」となる。書き込み
／読み出し回路（７）及びＡＮＤゲート（８）は書き込
み／読み出し制御回路（５）の一部を構成し、機密保持
用メモリセル（４）の記憶内容の書き込み／読み出しを
行う。即ち、書き込み／読み出し制御回路（５）は、Ｅ
ＰＲＯＭ（１）の各メモリセルに対応する書き込み／読
み出し回路及びＡＮＤゲートを有する。インバータ（９
）（１０）、抵抗（１１）、及びＮＡＮＤゲート（１２
）は、機密保持用読み出し回路（６）を構成し、機密保
持制御信号＊ＤＳＥＣは全ＡＮＤゲート（８）の一方の
入力に共通印加される。Ｎ−ＭＯ５（１３）は、第１の
接続回路を構成し、Ｅ Ｆ ＲＯＭ （１）の特定アド
レスをアクセスする時に機密保持用メモリセル（４）の
出力と書き込み、／読み出し回路（７）とを接続する。
ＰＲＯＭ（１）の特定アドレスをアクセスする時、アド
レスデコーダ（２）（３）の解読出力は「１」となり、
ＡＮＤゲート（２０）の出力も「ｌ」となる。書き込み
／読み出し回路（７）及びＡＮＤゲート（８）は書き込
み／読み出し制御回路（５）の一部を構成し、機密保持
用メモリセル（４）の記憶内容の書き込み／読み出しを
行う。即ち、書き込み／読み出し制御回路（５）は、Ｅ
ＰＲＯＭ（１）の各メモリセルに対応する書き込み／読
み出し回路及びＡＮＤゲートを有する。インバータ（９
）（１０）、抵抗（１１）、及びＮＡＮＤゲート（１２
）は、機密保持用読み出し回路（６）を構成し、機密保
持制御信号＊ＤＳＥＣは全ＡＮＤゲート（８）の一方の
入力に共通印加される。Ｎ−ＭＯ５（１３）は、第１の
接続回路を構成し、Ｅ Ｆ ＲＯＭ （１）の特定アド
レスをアクセスする時に機密保持用メモリセル（４）の
出力と書き込み、／読み出し回路（７）とを接続する。
Ｎ−ＭＯ５（１４）は、第２の接続回路を構成し、ＥＰ
ＲＯＭ（１）の特定アドレスがアクセスされない時、機
密保持用メモリセル（４）の出力と機密保持用読み出し
回路（６）とを接続する。尚、機密保持データを機密保
持用メモリセル（４）に書き込む時、電源電圧ｖｐｐに
は高電圧が印加され、電源電圧ＶＰＰ＋には■６．を昇
圧した電圧が印加される。
ＲＯＭ（１）の特定アドレスがアクセスされない時、機
密保持用メモリセル（４）の出力と機密保持用読み出し
回路（６）とを接続する。尚、機密保持データを機密保
持用メモリセル（４）に書き込む時、電源電圧ｖｐｐに
は高電圧が印加され、電源電圧ＶＰＰ＋には■６．を昇
圧した電圧が印加される。
機密保持データが機密保持用メモリセル（４）に書き込
まれていない読み出し状態において、ＥＰＲＯＭ（１）
の特定アドレスがアクセスされない場合、ＡＮＤゲート
（２０）の「０」出力によって、Ｐ−ＭＯ５（１５）が
オンしてＰ−ＭＯ５（１８）がオフし且つＮ−ＭＯＳ
（１６）がオフし、インバータ（１７）の「１」出力に
よって、Ｎ−ＭＯ５（１９）がオンし、これより、Ｎ
−Ｍ ＯＳ （１３）がオフして機密保持用メモリセル
（４）のドレインと書き込み／読み出し回路（７）とが
遮断される。一方、インバータ（１７）の「１」出力に
よって、Ｎ−ＭＯ５（１４）がオンし、これより、機密
保持用メモリセル（４）のドレインと機密保持用読み出
し回路（６）とが接続される。ここで、抵抗（１１）の
インピーダンスが機密保持用メモリセル（４）及びＮ−
ＭＯ５（１４）のインピーダンスより大に設定されてお
り、インバータ（９）の「１」出力とインバータ（１ｏ
）の「０」出力とがＮＡＮＤゲート（１２）に印加され
ても、インバータ（９）入力は「０」となる。従って、
全ＡＮＤゲート（８）のゲートが「１」の機密保持制御
信号＊ＤＳＥＣによって開き、ＥＰＲＯＭ（１）の他の
メモリセルの記憶内容が読み出されてデバッグできるこ
とになる。
まれていない読み出し状態において、ＥＰＲＯＭ（１）
の特定アドレスがアクセスされない場合、ＡＮＤゲート
（２０）の「０」出力によって、Ｐ−ＭＯ５（１５）が
オンしてＰ−ＭＯ５（１８）がオフし且つＮ−ＭＯＳ
（１６）がオフし、インバータ（１７）の「１」出力に
よって、Ｎ−ＭＯ５（１９）がオンし、これより、Ｎ
−Ｍ ＯＳ （１３）がオフして機密保持用メモリセル
（４）のドレインと書き込み／読み出し回路（７）とが
遮断される。一方、インバータ（１７）の「１」出力に
よって、Ｎ−ＭＯ５（１４）がオンし、これより、機密
保持用メモリセル（４）のドレインと機密保持用読み出
し回路（６）とが接続される。ここで、抵抗（１１）の
インピーダンスが機密保持用メモリセル（４）及びＮ−
ＭＯ５（１４）のインピーダンスより大に設定されてお
り、インバータ（９）の「１」出力とインバータ（１ｏ
）の「０」出力とがＮＡＮＤゲート（１２）に印加され
ても、インバータ（９）入力は「０」となる。従って、
全ＡＮＤゲート（８）のゲートが「１」の機密保持制御
信号＊ＤＳＥＣによって開き、ＥＰＲＯＭ（１）の他の
メモリセルの記憶内容が読み出されてデバッグできるこ
とになる。
機密保持データが機密保持用メモリセル（４）に書き込
まれていない読み出し状態において、ＥＰＲＯＭ（１）
の特定アドレスがアクセスされた場合、ＡＮＤゲート（
２０）のｒｌ」出力によって、Ｐ−ＭＯＳ（１５）がオ
フし且つＮ−ＭＯ５（１６）がオンし、インバータ（１
７）の「０」出力によって、Ｐ−ＭＯ５（１８）がオン
し且つＮ Ｍ ＯＳ （１９）がオフし、これより、
Ｎ −Ｍ ＯＳ （１３）がオンして機密保持用メモリ
セル（４）のドレインと書き込み／読み出し回路（７）
とが接続される。一方、インバータ（１７）の「０」出
力によって、Ｎ −Ｍ ＯＳ （Ｎ）がオフし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが遮断される。この時、機密保
持用読み出し回路（６）は、Ｎ−ＭＯ５（１４）がオフ
しても、機密保持用メモリセル（４ンの記憶内容（ドレ
イン出力）を保持する。
まれていない読み出し状態において、ＥＰＲＯＭ（１）
の特定アドレスがアクセスされた場合、ＡＮＤゲート（
２０）のｒｌ」出力によって、Ｐ−ＭＯＳ（１５）がオ
フし且つＮ−ＭＯ５（１６）がオンし、インバータ（１
７）の「０」出力によって、Ｐ−ＭＯ５（１８）がオン
し且つＮ Ｍ ＯＳ （１９）がオフし、これより、
Ｎ −Ｍ ＯＳ （１３）がオンして機密保持用メモリ
セル（４）のドレインと書き込み／読み出し回路（７）
とが接続される。一方、インバータ（１７）の「０」出
力によって、Ｎ −Ｍ ＯＳ （Ｎ）がオフし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが遮断される。この時、機密保
持用読み出し回路（６）は、Ｎ−ＭＯ５（１４）がオフ
しても、機密保持用メモリセル（４ンの記憶内容（ドレ
イン出力）を保持する。
即ち、機密保持用メモリセル（４）のドレイン出力が「
Ｏ」の為、Ｎ−ＭＯ５（１４）がオンの時、インバータ
（９）のｒｌＪ出力とインバータ（１０）の「０」出力
とがＮＡＮＤゲート（１２）に印加され、該ＮＡＮＤゲ
ート（１２）（７） ｒ ＯＪ出力が抵抗（１１）を介
してインバータ（９）に帰還される。換言すれば、Ｎ−
ＭＯ５（１４）がオンし且つインバータ（１０）の出力
がｒｌ、となっても、インバータ（９）の入力が常にｒ
ＱＪとなり、機密保持用読み出し回路（６）は、機密保
持用メモリセル（４）のドレイン出力を保持することに
なる。従って、ＡＮＤゲート（８）のゲートがｒｌ」の
機密保持制御信号率ＤＳＥＣによって開き、機密保持用
メモリセル（４）のドレイン出力が書き込み／読み出し
回路（７）及びＡＮＤゲート（８ンを介して読み出され
ることになる。
Ｏ」の為、Ｎ−ＭＯ５（１４）がオンの時、インバータ
（９）のｒｌＪ出力とインバータ（１０）の「０」出力
とがＮＡＮＤゲート（１２）に印加され、該ＮＡＮＤゲ
ート（１２）（７） ｒ ＯＪ出力が抵抗（１１）を介
してインバータ（９）に帰還される。換言すれば、Ｎ−
ＭＯ５（１４）がオンし且つインバータ（１０）の出力
がｒｌ、となっても、インバータ（９）の入力が常にｒ
ＱＪとなり、機密保持用読み出し回路（６）は、機密保
持用メモリセル（４）のドレイン出力を保持することに
なる。従って、ＡＮＤゲート（８）のゲートがｒｌ」の
機密保持制御信号率ＤＳＥＣによって開き、機密保持用
メモリセル（４）のドレイン出力が書き込み／読み出し
回路（７）及びＡＮＤゲート（８ンを介して読み出され
ることになる。
機密保持データが機密保持用メモリセル（４）に書き込
まれた読み出し状態において、ＥＰＲＯＭ（１）の特定
アドレスがアクセスされない場合、ＡＮＤゲート（２０
）の「Ｏ」出力によって、Ｐ −ＭＯ５（１５）がオン
してＰ −ＭＯＳ （１８）がオフし且つＮ−ＭＯ５（
１６）がオフし、インバータ（１７）のｒｌ。
まれた読み出し状態において、ＥＰＲＯＭ（１）の特定
アドレスがアクセスされない場合、ＡＮＤゲート（２０
）の「Ｏ」出力によって、Ｐ −ＭＯ５（１５）がオン
してＰ −ＭＯＳ （１８）がオフし且つＮ−ＭＯ５（
１６）がオフし、インバータ（１７）のｒｌ。
出力によって、Ｎ−ＭＯＳ （１９）がオンし、これよ
り、Ｎ−ＭＯＳ （１３）がオフして機密保持用メモリ
セル（４）のドレインと書き込み／読み出し回路（７）
とが遮断される。一方、インバータ（１７）のｒｌ」出
力によって、Ｎ−ＭＯ３（１４）がオンし、これより、
機密保持用メモリセル（４）のドレインと機密保持用読
み出し回路（６）とが接続される。
り、Ｎ−ＭＯＳ （１３）がオフして機密保持用メモリ
セル（４）のドレインと書き込み／読み出し回路（７）
とが遮断される。一方、インバータ（１７）のｒｌ」出
力によって、Ｎ−ＭＯ３（１４）がオンし、これより、
機密保持用メモリセル（４）のドレインと機密保持用読
み出し回路（６）とが接続される。
この時、機密保持用メモリセル（４）のドレイン出力は
７０−ティング状態であるが、インバータ（１０）の「
０」出力によって、インバータ（９）の入力は「１」と
なる。従って、全ＡＮＤゲート（８）のゲートが「０」
の機密保持制御信号＊ＤＳＥＣによっテ閉じ、ＥＰＲＯ
Ｍ（１）の他のメモリセルの記憶内容が読み出されるこ
となく機密保持されることになる。
７０−ティング状態であるが、インバータ（１０）の「
０」出力によって、インバータ（９）の入力は「１」と
なる。従って、全ＡＮＤゲート（８）のゲートが「０」
の機密保持制御信号＊ＤＳＥＣによっテ閉じ、ＥＰＲＯ
Ｍ（１）の他のメモリセルの記憶内容が読み出されるこ
となく機密保持されることになる。
機密保持データが機密保持用メモリセル（４）に書き込
まれた読み出し状態において、ＥＰＲＯＭ（１）の特定
アドレスがアクセスされた場合、ＡＮＤゲート（２０）
のｒｌＪ出力によって、Ｐ−ＭＯ５（１５）がオフし且
つＮ−ＭＯ５（１６）がオンし、インバータ（１７）の
「０」出力によって、Ｐ−ＭＯ３（１８）がオンし且つ
Ｎ−ＭＯ５（１９）がオフし、これより、Ｎ−ＭＯ５（
１３）がオンして機密保持用メモリセル（４）のドレイ
ンと書き込み／読み出し回路（７）とが接続される。一
方、インバータ（１７）の「Ｏ」出力によって、Ｎ−Ｍ
Ｏ５（１４）がオフし、これより、機密保持用メモリセ
ル（４）のドレインと機密保持用読み出し回路（６）と
が遮断される。
まれた読み出し状態において、ＥＰＲＯＭ（１）の特定
アドレスがアクセスされた場合、ＡＮＤゲート（２０）
のｒｌＪ出力によって、Ｐ−ＭＯ５（１５）がオフし且
つＮ−ＭＯ５（１６）がオンし、インバータ（１７）の
「０」出力によって、Ｐ−ＭＯ３（１８）がオンし且つ
Ｎ−ＭＯ５（１９）がオフし、これより、Ｎ−ＭＯ５（
１３）がオンして機密保持用メモリセル（４）のドレイ
ンと書き込み／読み出し回路（７）とが接続される。一
方、インバータ（１７）の「Ｏ」出力によって、Ｎ−Ｍ
Ｏ５（１４）がオフし、これより、機密保持用メモリセ
ル（４）のドレインと機密保持用読み出し回路（６）と
が遮断される。
この時、機密保持用読み出し回路（６）は、Ｎ−ＭＯＳ
（１４）がオフしても、機密保持用メモリセル（４）
の記憶内容（ドレイン出力）を保持する。即ち、ＮＡＮ
Ｄゲート（１２）の「１」出力が抵抗（１１）を介して
インバータ（９）に帰還される。換言すれば、Ｎ−ＭＯ
３（１４）がオフしても、インバータ（９）の入力が常
に「１」となり、機密保持用読み出し回路（６）は、機
密保持用メモリセル（４）のドレイン出力を保持するこ
とになる。従って、ＡＮＤゲート（８）のゲートが「０
」の機密保持制御信号＊ＤＳＥＣによって閉じ、機密保
持用メモリセル（４）のドレイン出力が書き込み／読み
出し回路（７）及びＡＮＤゲート（８）を介して読み出
されることなく、機密保持されることになる。
（１４）がオフしても、機密保持用メモリセル（４）
の記憶内容（ドレイン出力）を保持する。即ち、ＮＡＮ
Ｄゲート（１２）の「１」出力が抵抗（１１）を介して
インバータ（９）に帰還される。換言すれば、Ｎ−ＭＯ
３（１４）がオフしても、インバータ（９）の入力が常
に「１」となり、機密保持用読み出し回路（６）は、機
密保持用メモリセル（４）のドレイン出力を保持するこ
とになる。従って、ＡＮＤゲート（８）のゲートが「０
」の機密保持制御信号＊ＤＳＥＣによって閉じ、機密保
持用メモリセル（４）のドレイン出力が書き込み／読み
出し回路（７）及びＡＮＤゲート（８）を介して読み出
されることなく、機密保持されることになる。
以・上より、ＥＰＲＯＭ（１）の書き込みデータの読み
出しを禁止するための機密保持用メモリセル（４）を、
ＥＰＲＯＭ（１）内部の特定アドレスに割り当てた為、
機密保持用メモリセル（４）に機密保持用データを書き
込むための専用の制御端子が不要となり、これより、チ
ップ面積が大となったり、所定の機能が犠牲になったり
することを防止できることになる。
出しを禁止するための機密保持用メモリセル（４）を、
ＥＰＲＯＭ（１）内部の特定アドレスに割り当てた為、
機密保持用メモリセル（４）に機密保持用データを書き
込むための専用の制御端子が不要となり、これより、チ
ップ面積が大となったり、所定の機能が犠牲になったり
することを防止できることになる。
（ト）発明の効果
本発明によれば、ＥＰＲＯＭの書き込みデータの読み出
しを禁止するための機密保持用メモリセルを、前記ＥＰ
ＲＯＭ内部の特定アドレスに割り当てた為、機密保持用
メモリセルに機密保持用データを書き込むための専用の
制御端子が不要となる。従って、チップ面積が大となっ
たり、所定の機能が犠牲になったりすることを防止でき
る利点が得られる。
しを禁止するための機密保持用メモリセルを、前記ＥＰ
ＲＯＭ内部の特定アドレスに割り当てた為、機密保持用
メモリセルに機密保持用データを書き込むための専用の
制御端子が不要となる。従って、チップ面積が大となっ
たり、所定の機能が犠牲になったりすることを防止でき
る利点が得られる。
第１図は本発明回路を示す回路図、第２図は第１図回路
を用いたＥＰＲＯＭ内蔵マイクロコンピュータを示すブ
ロック図である。
を用いたＥＰＲＯＭ内蔵マイクロコンピュータを示すブ
ロック図である。
Claims (2)
- （１）データの書き込み／読み出しが可能なＥＰＲＯＭ
と、前記ＥＰＲＯＭのアドレスをアクセスするアドレス
デコーダと、前記ＥＰＲＯＭにおけるデータの書き込み
／読み出しを制御する書き込み／読み出し制御回路とを
内蔵したマイクロコンピュータにおいて、 前記ＥＰＲＯＭの特定アドレスに割り当てられ、前記Ｅ
ＰＲＯＭの書き込みデータの読み出しを禁止するための
機密保持データが記憶される機密保持用メモリセルと、 前記ＥＰＲＯＭの特定アドレスがアクセスされた時、前
記書き込み／読み出し制御回路と前記機密保持用メモリ
セルの出力とを接続する第１の接続回路と、 前記ＥＰＲＯＭの特定アドレスがアクセスされない時、
前記機密保持用メモリセルの記憶情報を読み出し、前記
ＥＰＲＯＭの特定アドレスがアクセスされた時、前記機
密保持用メモリセルの記憶情報を保持し且つ読み出す機
密保持用読み出し回路と、 前記ＥＰＲＯＭの特定アドレスがアクセスされない時、
前記機密保持用メモリセルの出力と前記機密保持用読み
出し回路とを接続する第２の接続回路と、を備え、 前記機密保持用読み出し回路の出力に基づいて、前記Ｅ
ＰＲＯＭの書き込みデータの読み出しを禁止することを
特徴とするマイクロコンピュータの機密保持回路。 - （２）同一チップ上に集積化されたことを特徴とする請
求項（１）記載のマイクロコンピュータの機密保持回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046249A JP2538373B2 (ja) | 1990-02-27 | 1990-02-27 | マイクロコンピュ―タの機密保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046249A JP2538373B2 (ja) | 1990-02-27 | 1990-02-27 | マイクロコンピュ―タの機密保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248248A true JPH03248248A (ja) | 1991-11-06 |
| JP2538373B2 JP2538373B2 (ja) | 1996-09-25 |
Family
ID=12741886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046249A Expired - Fee Related JP2538373B2 (ja) | 1990-02-27 | 1990-02-27 | マイクロコンピュ―タの機密保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538373B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456734B1 (ko) * | 1997-02-27 | 2005-04-06 | 세이코 엡슨 가부시키가이샤 | 반도체장치및전자기기 |
| US8138710B2 (en) | 2008-08-14 | 2012-03-20 | Sntech Inc. | Power drive of electric motor |
| JP2016136391A (ja) * | 2016-01-21 | 2016-07-28 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928300A (ja) * | 1982-08-09 | 1984-02-14 | Usac Electronics Ind Co Ltd | 半導体装置 |
-
1990
- 1990-02-27 JP JP2046249A patent/JP2538373B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928300A (ja) * | 1982-08-09 | 1984-02-14 | Usac Electronics Ind Co Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456734B1 (ko) * | 1997-02-27 | 2005-04-06 | 세이코 엡슨 가부시키가이샤 | 반도체장치및전자기기 |
| US8138710B2 (en) | 2008-08-14 | 2012-03-20 | Sntech Inc. | Power drive of electric motor |
| JP2016136391A (ja) * | 2016-01-21 | 2016-07-28 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2538373B2 (ja) | 1996-09-25 |
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