JP2538373B2 - マイクロコンピュ―タの機密保持回路 - Google Patents
マイクロコンピュ―タの機密保持回路Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータの機密保持回路に関
するものである。
するものである。
（ロ）従来の技術 一般に、データの書き込み／読み出しが可能なEPROM
を内蔵したマイクロコンピュータにおいて、EPROMの書
き込みデータが正常であるか否かを外部からチェックす
るためのデバッグ機能が付加されている場合が殆どであ
る。しかしながら、マイクロコンピュータがEPROMの記
憶内容のデバッグ機能を有するということは、第３者が
前記デバッグ機能を利用してEPROMの記憶内容を自由に
確認できるということであり、即ち、EPROMの記憶内容
を機密保持できない問題点がある。
を内蔵したマイクロコンピュータにおいて、EPROMの書
き込みデータが正常であるか否かを外部からチェックす
るためのデバッグ機能が付加されている場合が殆どであ
る。しかしながら、マイクロコンピュータがEPROMの記
憶内容のデバッグ機能を有するということは、第３者が
前記デバッグ機能を利用してEPROMの記憶内容を自由に
確認できるということであり、即ち、EPROMの記憶内容
を機密保持できない問題点がある。
そこで、従来は、EPROMの記憶内容を機密保持するた
めの１ビットの機密保持用メモリセルをEPROMに対して
独立して設け、機密保持用メモリセルの記憶内容に基づ
いて、EPROMの記憶内容の機密保持或はデバッグを行っ
ていた。具体的には、機密保持用メモリセルに機密保持
データを書き込むことによって、EPROMの書き込みデー
タの読み出しを禁止して機密保持を行い、また、機密保
持用メモリセルに機密保持データを書き込まないことに
よって、EPROMの書き込みデータを読み出してデバッグ
を行っていた。（同一出願人による特願昭63−177607号
参照）。
めの１ビットの機密保持用メモリセルをEPROMに対して
独立して設け、機密保持用メモリセルの記憶内容に基づ
いて、EPROMの記憶内容の機密保持或はデバッグを行っ
ていた。具体的には、機密保持用メモリセルに機密保持
データを書き込むことによって、EPROMの書き込みデー
タの読み出しを禁止して機密保持を行い、また、機密保
持用メモリセルに機密保持データを書き込まないことに
よって、EPROMの書き込みデータを読み出してデバッグ
を行っていた。（同一出願人による特願昭63−177607号
参照）。
（ハ）発明が解決しようとする課題 しかしながら、従来の技術のマイクロコンピュータの
場合、EPROMに対して独立して機密保持用メモリセルを
設けた為、機密保持用メモリセルに機密保持データを書
き込むための専用の制御端子を設けなければならない。
従って、チップ面積が大となったり、所定の機能が犠牲
になったりする等の問題点があった。
場合、EPROMに対して独立して機密保持用メモリセルを
設けた為、機密保持用メモリセルに機密保持データを書
き込むための専用の制御端子を設けなければならない。
従って、チップ面積が大となったり、所定の機能が犠牲
になったりする等の問題点があった。
そこで、本発明は、チップ面積が大となったり、所定
の機能が犠牲になったりすることのないマイクロコンピ
ュータの機密保持回路を提供することを目的とする。
の機能が犠牲になったりすることのないマイクロコンピ
ュータの機密保持回路を提供することを目的とする。
（ニ）課題を解決するための手段 本発明は、前記問題点を解決する為に成されたもので
あり、データの書き込み／読み出しが可能なEPROMと、
前記EPROMのアドレスをアクセスするアドレスデコーダ
と、前記EPROMにおけるデータの書き込み／読み出しを
制御する書き込み／読み出し制御回路とを内蔵したマイ
クロコンピュータにおいて、前記EPROMの特定アドレス
に割り当てられ、前記EPROMの書き込みデータの読み出
しを禁止するための機密保持データが記憶される機密保
持用メモリセルと、前記EPROMの特定アドレスがアクセ
スされた時、前記書き込み／読み出し制御回路と前記機
密保持用メモリセルの出力とを接続する第１の接続回路
と、前記EPROMの特定アドレスがアクセスされない時、
前記機密保持用メモリセルの記憶情報を読み出し、前記
EPROMの特定アドレスがアクセスされた時、前記EPROMの
特定アドレスがアクセスされる直前の前記機密保持用メ
モリセルの記憶情報を保持すると共にこの保持内容を読
み出す機密保持用読み出し回路と、前記EPROMの特定ア
ドレスがアクセスされない時、前記機密保持用メモリセ
ルの出力と前記機密保持用読み出し回路とを接続する第
２の接続回路と、を備え、前記機密保持用読み出し回路
の出力に基づいて、前記EPROMの書き込みデータの読み
出しを禁止することを特徴とする。
あり、データの書き込み／読み出しが可能なEPROMと、
前記EPROMのアドレスをアクセスするアドレスデコーダ
と、前記EPROMにおけるデータの書き込み／読み出しを
制御する書き込み／読み出し制御回路とを内蔵したマイ
クロコンピュータにおいて、前記EPROMの特定アドレス
に割り当てられ、前記EPROMの書き込みデータの読み出
しを禁止するための機密保持データが記憶される機密保
持用メモリセルと、前記EPROMの特定アドレスがアクセ
スされた時、前記書き込み／読み出し制御回路と前記機
密保持用メモリセルの出力とを接続する第１の接続回路
と、前記EPROMの特定アドレスがアクセスされない時、
前記機密保持用メモリセルの記憶情報を読み出し、前記
EPROMの特定アドレスがアクセスされた時、前記EPROMの
特定アドレスがアクセスされる直前の前記機密保持用メ
モリセルの記憶情報を保持すると共にこの保持内容を読
み出す機密保持用読み出し回路と、前記EPROMの特定ア
ドレスがアクセスされない時、前記機密保持用メモリセ
ルの出力と前記機密保持用読み出し回路とを接続する第
２の接続回路と、を備え、前記機密保持用読み出し回路
の出力に基づいて、前記EPROMの書き込みデータの読み
出しを禁止することを特徴とする。
（ホ）作用 本発明によれば、EPROMの書き込みデータの読み出し
を禁止するための機密保持用メモリセルを、前記EPROM
内部の特定アドレスに割り当てた為、機密保持用メモリ
セルに機密保持用データを書き込むための専用の制御端
子が不要となる。
を禁止するための機密保持用メモリセルを、前記EPROM
内部の特定アドレスに割り当てた為、機密保持用メモリ
セルに機密保持用データを書き込むための専用の制御端
子が不要となる。
（ヘ）実施例 本発明の詳細を図面に従って具体的に説明する。
第１図は、本発明のマイクロコンピュータの機密保持
回路を示す回路図、第２図は、第１図回路を用いたEPRO
M内蔵マイクロコンピュータを示すブロック図である。
回路を示す回路図、第２図は、第１図回路を用いたEPRO
M内蔵マイクロコンピュータを示すブロック図である。
まず、第２図を用いて本発明の概要を説明する。
第２図において、EPROM（１）は、例えば32Kバイトの
記憶容量を有し、該EPROM（１）の各アドレスは、アド
レスデータA0〜A3が印加されるアドレスデコーダ（２）
の解読出力とアドレスデータA4〜A14が印加されるアド
レスデコーダ（３）の解読出力とによってアクセスされ
る。EPROM（１）の特定アドレスの１ビット（斜線部
分）は、EPROM（１）の書き込みデータの読み出しを禁
止するための機密保持用メモリセル（４）として割り当
てられ、EPROM（１）の書き込みデータの読み出しを禁
止して機密保持を行う時、機密保持データが書き込ま
れ、EPROM（１）の書き込みデータを読み出してデバッ
グを行う時、前記機密保持データは書き込まれない。書
き込み／読み出し制御回路（５）は、電源電圧（VPP、
＊CE（チップイネーブル）信号、及び＊OE（アウトプッ
トイネーブル）信号が印加されて動作する。即ち、VPP
＝12.5ボルト（高電圧）且つ＊CE＝「０」且つ＊OE＝
「１」の時、書き込み／読み出し制御回路（５）は書き
込みモードとなり、VPP＝５ボルト（通常電圧）且つ＊C
E＝「１」且つ＊OE＝「０」の時、書き込み／読み出し
制御回路（５）は読み出しモードとなる。機密保持用読
み出し回路（６）は、機密保持用メモリセル（４）の記
憶内容を読み出し、書き込み／読み出し制御回路（５）
を制御する。即ち、機密保持データが機密保持用メモリ
セル（４）に書き込まれた状態において、書き込み／読
み出し制御回路（５）が読み出しモードになっても、EP
ROM（１）の書き込みデータは機密保持用読み出し回路
（６）の読み出し出力によって読み出し禁止され、EPRO
M（１）の記憶内容は機密保持されることになる。
記憶容量を有し、該EPROM（１）の各アドレスは、アド
レスデータA0〜A3が印加されるアドレスデコーダ（２）
の解読出力とアドレスデータA4〜A14が印加されるアド
レスデコーダ（３）の解読出力とによってアクセスされ
る。EPROM（１）の特定アドレスの１ビット（斜線部
分）は、EPROM（１）の書き込みデータの読み出しを禁
止するための機密保持用メモリセル（４）として割り当
てられ、EPROM（１）の書き込みデータの読み出しを禁
止して機密保持を行う時、機密保持データが書き込ま
れ、EPROM（１）の書き込みデータを読み出してデバッ
グを行う時、前記機密保持データは書き込まれない。書
き込み／読み出し制御回路（５）は、電源電圧（VPP、
＊CE（チップイネーブル）信号、及び＊OE（アウトプッ
トイネーブル）信号が印加されて動作する。即ち、VPP
＝12.5ボルト（高電圧）且つ＊CE＝「０」且つ＊OE＝
「１」の時、書き込み／読み出し制御回路（５）は書き
込みモードとなり、VPP＝５ボルト（通常電圧）且つ＊C
E＝「１」且つ＊OE＝「０」の時、書き込み／読み出し
制御回路（５）は読み出しモードとなる。機密保持用読
み出し回路（６）は、機密保持用メモリセル（４）の記
憶内容を読み出し、書き込み／読み出し制御回路（５）
を制御する。即ち、機密保持データが機密保持用メモリ
セル（４）に書き込まれた状態において、書き込み／読
み出し制御回路（５）が読み出しモードになっても、EP
ROM（１）の書き込みデータは機密保持用読み出し回路
（６）の読み出し出力によって読み出し禁止され、EPRO
M（１）の記憶内容は機密保持されることになる。
次に、第１図を用いて第２図の具体的動作を説明す
る。尚、第１図は、EPROM（１）の特定アドレスの機密
保持用メモリセル（４）による制御部分のみを示してい
る。
る。尚、第１図は、EPROM（１）の特定アドレスの機密
保持用メモリセル（４）による制御部分のみを示してい
る。
第１図において、機密保持用メモリセル（４）の在る
EPROM（１）の特定アドレスをアクセスする時、アドレ
スデコーダ（２）（３）の解読出力は「１」となり、AN
Dゲート（20）の出力も「１」となる。書き込み／読み
出し回路（７）及びANDゲート（８）は書き込み／読み
出し制御回路（５）の一部を構成し、機密保持用メモリ
セル（４）の記憶内容の書き込み／読み出しを行う。即
ち、書き込み／読み出し制御回路（５）は、EPROM
（１）の各メモリセルに対応する書き込み／読み出し回
路及びANDゲートを有する。インバータ（９）（10）、
抵抗（11）、及びNANDゲート（12）は、機密保持用読み
出し回路（６）を構成し、機密保持制御信号＊DSECは全
ANDゲート（８）の一方の入力に共通印加される。Ｎ−M
OS（13）は、第１の接続回路を構成し、EPROM（１）の
特定アドレスをアクセスする時に機密保持用メモリセル
（４）の出力と書き込み／読み出し回路（７）とを接続
する。Ｎ−MOS（14）は、第２の接続回路を構成し、EPR
OM（１）の特定アドレスがアクセスされない時、機密保
持用メモリセル（４）の出力と機密保持用読み出し回路
（６）とを接続する。尚、機密保持データを機密保持用
メモリセル（４）に書き込む時、電源電圧VPPには高電
圧が印加され、電源電圧VPP +にはVPPを昇圧した電圧が
印加される。
EPROM（１）の特定アドレスをアクセスする時、アドレ
スデコーダ（２）（３）の解読出力は「１」となり、AN
Dゲート（20）の出力も「１」となる。書き込み／読み
出し回路（７）及びANDゲート（８）は書き込み／読み
出し制御回路（５）の一部を構成し、機密保持用メモリ
セル（４）の記憶内容の書き込み／読み出しを行う。即
ち、書き込み／読み出し制御回路（５）は、EPROM
（１）の各メモリセルに対応する書き込み／読み出し回
路及びANDゲートを有する。インバータ（９）（10）、
抵抗（11）、及びNANDゲート（12）は、機密保持用読み
出し回路（６）を構成し、機密保持制御信号＊DSECは全
ANDゲート（８）の一方の入力に共通印加される。Ｎ−M
OS（13）は、第１の接続回路を構成し、EPROM（１）の
特定アドレスをアクセスする時に機密保持用メモリセル
（４）の出力と書き込み／読み出し回路（７）とを接続
する。Ｎ−MOS（14）は、第２の接続回路を構成し、EPR
OM（１）の特定アドレスがアクセスされない時、機密保
持用メモリセル（４）の出力と機密保持用読み出し回路
（６）とを接続する。尚、機密保持データを機密保持用
メモリセル（４）に書き込む時、電源電圧VPPには高電
圧が印加され、電源電圧VPP +にはVPPを昇圧した電圧が
印加される。
機密保持データが機密保持用メモリセル（４）に書き
込まれていない読み出し状態において、EPROM（１）の
特定アドレスがアクセスされない場合、ANDゲート（2
0）の「０」出力によって、Ｐ−MOS（15）がオンしてＰ
−MOS（18）がオフし且つＮ−MOS（16）がオフし、イン
バータ（17）の「１」出力によって、Ｎ−MOS（19）が
オンし、これより、Ｎ−MOS（13）がオフして機密保持
用メモリセル（４）のドレインと書き込み／読み出し回
路（７）とが遮断される。一方、インバータ（17）の
「１」出力によって、Ｎ−MOS（14）がオンし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが接続される。ここで、抵抗
（11）のインピーダンスが機密保持用メモリセル（４）
及びＮ−MOS（14）のインピーダンスより大に設定され
ており、インバータ（９）の「１」出力とインバータ
（10）の「０」出力とがNANDゲート（12）に印加されて
も、インバータ（９）入力は「０」となる。従って、全
ANDゲート（８）のゲートが「１」の機密保持制御信号
＊DSECによって開き、EPROM（１）の他のメモリセルの
記憶内容が読み出されてデバッグできることになる。
込まれていない読み出し状態において、EPROM（１）の
特定アドレスがアクセスされない場合、ANDゲート（2
0）の「０」出力によって、Ｐ−MOS（15）がオンしてＰ
−MOS（18）がオフし且つＮ−MOS（16）がオフし、イン
バータ（17）の「１」出力によって、Ｎ−MOS（19）が
オンし、これより、Ｎ−MOS（13）がオフして機密保持
用メモリセル（４）のドレインと書き込み／読み出し回
路（７）とが遮断される。一方、インバータ（17）の
「１」出力によって、Ｎ−MOS（14）がオンし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが接続される。ここで、抵抗
（11）のインピーダンスが機密保持用メモリセル（４）
及びＮ−MOS（14）のインピーダンスより大に設定され
ており、インバータ（９）の「１」出力とインバータ
（10）の「０」出力とがNANDゲート（12）に印加されて
も、インバータ（９）入力は「０」となる。従って、全
ANDゲート（８）のゲートが「１」の機密保持制御信号
＊DSECによって開き、EPROM（１）の他のメモリセルの
記憶内容が読み出されてデバッグできることになる。
機密保持データが機密保持用メモリセル（４）に書き
込まれていない読み出し状態において、EPROM（１）の
特定アドレスがアクセスされた場合、ANDゲート（20）
の「１」出力によって、Ｐ−MOS（15）がオフし且つＮ
−MOS（16）がオンし、インバータ（17）の「０」出力
によって、Ｐ−MOS（18）がオンし且つＮ−MOS（19）が
オフし、これにより、Ｎ−MOS（13）がオンして機密保
持用メモリセル（４）のドレインと書き込み／読み出し
回路（７）とが接続される。一方、インバータ（17）の
「０」出力によって、Ｎ−MOS（14）がオフし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが遮断される。この時、機密保
持用読み出し回路（６）は、Ｎ−MOS（14）がオフして
も、機密保持用メモリセル（４）の記憶内容（ドレイン
出力）を保持する。即ち、機密保持用メモリセル（４）
のドレイン出力が「０」の為、Ｎ−MOS（14）がオンの
時、インバータ（９）の「１」出力とインバータ（10）
の「０」出力とがNANDゲート（12）に印加され、該NAND
ゲート（12）の「０」出力が抵抗（11）を介してインバ
ータ（９）に帰還される。換言すれば、Ｎ−MOS（14）
がオンし且つインバータ（10）の出力が「１」となって
も、インバータ（９）の入力が常に「０」となり、機密
保持用読み出し回路（６）は、機密保持用メモリセル
（４）のドレイン出力を保持することになる。従って、
ANDゲート（８）のゲートが「１」の機密保持制御信号
＊DSECによって開き、機密保持用メモリセル（４）のド
レイン出力が書き込み／読み出し回路（７）及びANDゲ
ート（８）を介して読み出されることになる。
込まれていない読み出し状態において、EPROM（１）の
特定アドレスがアクセスされた場合、ANDゲート（20）
の「１」出力によって、Ｐ−MOS（15）がオフし且つＮ
−MOS（16）がオンし、インバータ（17）の「０」出力
によって、Ｐ−MOS（18）がオンし且つＮ−MOS（19）が
オフし、これにより、Ｎ−MOS（13）がオンして機密保
持用メモリセル（４）のドレインと書き込み／読み出し
回路（７）とが接続される。一方、インバータ（17）の
「０」出力によって、Ｎ−MOS（14）がオフし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが遮断される。この時、機密保
持用読み出し回路（６）は、Ｎ−MOS（14）がオフして
も、機密保持用メモリセル（４）の記憶内容（ドレイン
出力）を保持する。即ち、機密保持用メモリセル（４）
のドレイン出力が「０」の為、Ｎ−MOS（14）がオンの
時、インバータ（９）の「１」出力とインバータ（10）
の「０」出力とがNANDゲート（12）に印加され、該NAND
ゲート（12）の「０」出力が抵抗（11）を介してインバ
ータ（９）に帰還される。換言すれば、Ｎ−MOS（14）
がオンし且つインバータ（10）の出力が「１」となって
も、インバータ（９）の入力が常に「０」となり、機密
保持用読み出し回路（６）は、機密保持用メモリセル
（４）のドレイン出力を保持することになる。従って、
ANDゲート（８）のゲートが「１」の機密保持制御信号
＊DSECによって開き、機密保持用メモリセル（４）のド
レイン出力が書き込み／読み出し回路（７）及びANDゲ
ート（８）を介して読み出されることになる。
機密保持データが機密保持用メモリセル（４）に書き
込まれた読み出し状態において、EPROM（１）の特定ア
ドレスがアクセスされない場合、ANDゲート（20）の
「０」出力によって、Ｐ−MOS（15）がオンしてＰ−MOS
（18）がオフし且つＮ−MOS（16）がオフし、インバー
タ（17）の「１」出力によって、Ｎ−MOS（19）がオン
し、これより、Ｎ−MOS（13）がオフして機密保持用メ
モリセル（４）のドレインと書き込み／読み出し回路
（７）とが遮断される。一方、インバータ（17）の
「１」出力によって、Ｎ−MOS（14）がオンし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが接続される。この時、機密保
持用メモリセル（４）のドレイン出力はフローティング
状態であるが、インバータ（10）の「０」出力によっ
て、インバータ（９）の入力は「１」となる。従って、
全ANDゲート（８）のゲートが「０」の機密保持制御信
号＊DSECによって閉じ、EPROM（１）の他のメモリセル
の記憶内容が読み出されることなく機密保持されること
になる。
込まれた読み出し状態において、EPROM（１）の特定ア
ドレスがアクセスされない場合、ANDゲート（20）の
「０」出力によって、Ｐ−MOS（15）がオンしてＰ−MOS
（18）がオフし且つＮ−MOS（16）がオフし、インバー
タ（17）の「１」出力によって、Ｎ−MOS（19）がオン
し、これより、Ｎ−MOS（13）がオフして機密保持用メ
モリセル（４）のドレインと書き込み／読み出し回路
（７）とが遮断される。一方、インバータ（17）の
「１」出力によって、Ｎ−MOS（14）がオンし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが接続される。この時、機密保
持用メモリセル（４）のドレイン出力はフローティング
状態であるが、インバータ（10）の「０」出力によっ
て、インバータ（９）の入力は「１」となる。従って、
全ANDゲート（８）のゲートが「０」の機密保持制御信
号＊DSECによって閉じ、EPROM（１）の他のメモリセル
の記憶内容が読み出されることなく機密保持されること
になる。
機密保持データが機密保持用メモリセル（４）に書き
込まれた読み出し状態において、EPROM（１）の特定ア
ドレスがアクセスされた場合、ANDゲート（20）の
「１」出力によって、Ｐ−MOS（15）がオフし且つＮ−M
OS（16）がオンし、インバータ（17）の「０」出力によ
って、Ｐ−MOS（18）がオンし且つＮ−MOS（19）がオフ
し、これより、Ｎ−MOS（13）がオンして機密保持用メ
モリセル（４）のドレインと書き込み／読み出し回路
（７）とが接続される。一方、インバータ（17）の
「０」出力によって、Ｎ−MOS（14）がオフし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが遮断される。この時、機密保
持用読み出し回路（６）は、Ｎ−MOS（14）がオフして
も、機密保持用メモリセル（４）の記憶内容（ドレイン
出力）を保持する。即ち、NANDゲート（12）の「１」出
力が抵抗（11）を介してインバータ（９）に帰還され
る。換言すれば、Ｎ−MOS（14）がオフしても、インバ
ータ（９）の入力が常に「１」となり、機密保持用読み
出し回路（６）は、機密保持用メモリセル（４）のドレ
イン出力を保持することになる。従って、ANDゲート
（８）のゲートが「０」の機密保持制御信号＊DSECによ
って閉じ、機密保持用メモリセル（４）のドレイン出力
が書き込み／読み出し回路（７）及びANDゲート（８）
を介して読み出されることなく、機密保持されることに
なる。
込まれた読み出し状態において、EPROM（１）の特定ア
ドレスがアクセスされた場合、ANDゲート（20）の
「１」出力によって、Ｐ−MOS（15）がオフし且つＮ−M
OS（16）がオンし、インバータ（17）の「０」出力によ
って、Ｐ−MOS（18）がオンし且つＮ−MOS（19）がオフ
し、これより、Ｎ−MOS（13）がオンして機密保持用メ
モリセル（４）のドレインと書き込み／読み出し回路
（７）とが接続される。一方、インバータ（17）の
「０」出力によって、Ｎ−MOS（14）がオフし、これよ
り、機密保持用メモリセル（４）のドレインと機密保持
用読み出し回路（６）とが遮断される。この時、機密保
持用読み出し回路（６）は、Ｎ−MOS（14）がオフして
も、機密保持用メモリセル（４）の記憶内容（ドレイン
出力）を保持する。即ち、NANDゲート（12）の「１」出
力が抵抗（11）を介してインバータ（９）に帰還され
る。換言すれば、Ｎ−MOS（14）がオフしても、インバ
ータ（９）の入力が常に「１」となり、機密保持用読み
出し回路（６）は、機密保持用メモリセル（４）のドレ
イン出力を保持することになる。従って、ANDゲート
（８）のゲートが「０」の機密保持制御信号＊DSECによ
って閉じ、機密保持用メモリセル（４）のドレイン出力
が書き込み／読み出し回路（７）及びANDゲート（８）
を介して読み出されることなく、機密保持されることに
なる。
以上より、EPROM（１）の書き込みデータの読み出し
を禁止するための機密保持用メモリセル（４）を、EPRO
M（１）内部の特定アドレスに割り当てた為、機密保持
用メモリセル（４）に機密保持用データを書き込むため
の専用の制御端子が不要となり、これより、チップ面積
が大となったり、所定の機能が犠牲になったりすること
を防止できることになる。
を禁止するための機密保持用メモリセル（４）を、EPRO
M（１）内部の特定アドレスに割り当てた為、機密保持
用メモリセル（４）に機密保持用データを書き込むため
の専用の制御端子が不要となり、これより、チップ面積
が大となったり、所定の機能が犠牲になったりすること
を防止できることになる。
（ト）発明の効果 本発明によれば、EPROMの書き込みデータの読み出し
を禁止するための機密保持用メモリセルを、前記EPROM
内部の特定アドレスに割り当てた為、機密保持用メモリ
セルに機密保持用データを書き込むための専用の制御端
子が不要となる。従って、チップ面積が大となったり、
所定の機能が犠牲になったりすることを防止できる利点
が得られる。
を禁止するための機密保持用メモリセルを、前記EPROM
内部の特定アドレスに割り当てた為、機密保持用メモリ
セルに機密保持用データを書き込むための専用の制御端
子が不要となる。従って、チップ面積が大となったり、
所定の機能が犠牲になったりすることを防止できる利点
が得られる。
第１図は本発明回路を示す回路図、第２図は第１図回路
を用いたEPROM内蔵マイクロコンピュータを示すブロッ
ク図である。 （１）……EPROM、（２）（３）……アドレスデコー
ダ、（４）……機密保持用メモリセル、（５）……書き
込み／読み出し制御回路、（６）……機密保持用読み出
し回路、（13）（14）……Ｎ−MOS。
を用いたEPROM内蔵マイクロコンピュータを示すブロッ
ク図である。 （１）……EPROM、（２）（３）……アドレスデコー
ダ、（４）……機密保持用メモリセル、（５）……書き
込み／読み出し制御回路、（６）……機密保持用読み出
し回路、（13）（14）……Ｎ−MOS。
Claims (1)
- 【請求項１】データの書き込み／読み出しが可能なEPRO
Mと、前記EPROMのアドレスをアクセスするアドレスデコ
ーダと、前記EPROMにおけるデータの書き込み／読み出
しを制御する書き込み／読み出し制御回路とを内蔵した
マイクロコンピュータにおいて、 前記EPROMの特定アドレスに割り当てられ、前記EPROMの
書き込みデータの読み出しを禁止するための機密保持デ
ータが記憶される機密保持用メモリセルと、 前記EPROMの特定アドレスがアクセスされた時、前記書
き込み／読み出し制御回路と前記機密保持用メモリセル
の出力とを接続する第１の接続回路と、 前記EPROMの特定アドレスがアクセスされない時、前記
機密保持用メモリセルの記憶情報を読み出し、前記EPRO
Mの特定アドレスがアクセスされた時、前記EPROMの特定
アドレスがアクセスされる直前の前記機密保持用メモリ
セルの記憶情報を保持すると共にこの保持内容を読み出
す機密保持用読み出し回路と、 前記EPROMの特定アドレスがアクセスされない時、前記
機密保持用メモリセルの出力と前記機密保持用読み出し
回路とを接続する第２の接続回路と、を備え、 前記機密保持用読み出し回路の出力に基づいて、前記EP
ROMの書き込みデータの読み出しを禁止することを特徴
とするマイクロコンピュータの機密保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046249A JP2538373B2 (ja) | 1990-02-27 | 1990-02-27 | マイクロコンピュ―タの機密保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046249A JP2538373B2 (ja) | 1990-02-27 | 1990-02-27 | マイクロコンピュ―タの機密保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248248A JPH03248248A (ja) | 1991-11-06 |
| JP2538373B2 true JP2538373B2 (ja) | 1996-09-25 |
Family
ID=12741886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046249A Expired - Fee Related JP2538373B2 (ja) | 1990-02-27 | 1990-02-27 | マイクロコンピュ―タの機密保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538373B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4000654B2 (ja) * | 1997-02-27 | 2007-10-31 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
| US8138710B2 (en) | 2008-08-14 | 2012-03-20 | Sntech Inc. | Power drive of electric motor |
| JP6110965B2 (ja) * | 2016-01-21 | 2017-04-05 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928300A (ja) * | 1982-08-09 | 1984-02-14 | Usac Electronics Ind Co Ltd | 半導体装置 |
-
1990
- 1990-02-27 JP JP2046249A patent/JP2538373B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248248A (ja) | 1991-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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