KR100456734B1 - 반도체장치및전자기기 - Google Patents

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KR100456734B1
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세이코 엡슨 가부시키가이샤
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Abstract

불휘발성 메모리의 데이터 판독을 금지하는 설정을 한 경우에도 재이용 가능한 반도체 장치 및 전자 기기를 제공하는 것이 목적이다. 메모리 셀 어레이에 기록된 데이터의 외부로부터의 판독을 금지하여 데이터의 기밀을 보호한다. 메모리 셀 어레이의 모든 데이터가 소거된 것을 검출한 경우에 데이터 판독 금지를 해제한다. 이것에 의해 마이크로 컴퓨터의 재이용이 가능하게 된다. 모든 데이터가 소거되었는지의 여부는 전소거(全消去) 동작 자체 또는 전어드레스의 데이터 판독에 의해 검출할 수 있다. 판독 금지 제어 회로는 판독 금지의 설정을 기억하는 EEPROM을 내장한다. EEPROM을 복수 사용한다. 메모리 셀 어레이의 판독 금지가 설정된 경우에는 EEPROM의 소거· 기록을 금지한다. 메모리 셀 어레이와 EEPROM을 각각 제어한다. 통상 동작 모드 시에는 CPU에 의한 데이터 판독을 허가한다. 게이트 어레이 블록을 포함하는 반도체 장치에도 적용할 수 있다.

Description

반도체 장치 및 전자기기
본 발명은 불휘발성 메모리를 포함한 마이크로 컴퓨터 등의 반도체 장치 및 이 반도체 장치를 포함하는 전자 기기에 관한 것이다.
불휘발성 메모리를 내장하는 마이크로 컴퓨터 등의 반도체 장치에 있어서는, 기록된 프로그램이 부정하게 제3자에게 복제되지 않도록 하기 위해서, 프로그램을 외부에서 판독할 수 없게 하는 기밀 보호 기능을 마련하는 것이 바람직하다. 실현수법으로서는, 특허 공개 소62-194565에 개시되는 바와 같이, 불휘발성 메모리의 데이터 판독 금지의 설정을 보호 비트로 제어하는 수법이 있다. 이 경우, 판독 금지의 설정을 제 2 불휘발성 메모리인 EPROM을 이용하여 기억하는 수법과 EEPROM을 이용하여 기억하는 수법을 생각할 수 있다.
그러나 EPROM을 이용하는 수법에는, 한번 판독 금지 설정을 EPROM에 기억하면 그 반도체 장치를 재이용할 수 없는 커다란 문제점이 있다. 즉 이 수법으로서는 반도체 장치가 장착되는 패키지의 수지를 벗겨 자외선 등을 EPROM에 조사하여 EPROM의 기억 내용을 변경하지 않으면, 판독 금지의 설정을 해제할 수 없다. 따라서, 판독 금지의 설정을 해제한다는 것은 그 반도체 장치를 두 번 다시 이용할 수 없다는 것을 의미한다.
한편, EEPROM을 이용하는 수법에는, 판독 금지의 설정을 제3자가 용이하게 해제할 수 있다는 문제점이 있다. 이러한 문제점을 해결하기 위해서는, 한번 행한 판독 금지의 설정을 해제할 수 없는 연구를 할 필요가 있지만, 이것은 결국, 반도체 장치의 재이용 불가라는 결과를 초래한다.
본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 내장하는 불휘발성 메모리의 데이터 판독 금지를 설정한 경우에도 재이용 가능한 반도체 장치 및 해당 반도체 장치를 포함하는 전자 기기를 제공하는 것에 있다.
상기 과제를 해결하기 위해서 본 발명에 관계되는 반도체 장치는, 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와, 상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 판독 금지 수단에 의해 제 1 불휘발성 메모리에 기록된 데이터의 기밀을 보호할 수 있다. 또한 제 1 불휘발성 메모리의 모든 데이터가 소거되면, 데이터 판독 금지가 해제되기 때문에, 반도체 장치의 재이용이 가능해진다. 이와 같이 본 발명에 의하면, 제 1 불휘발성 메모리에 기록된 데이터의 도용 등으로부터의 보호와, 재이용 가능한 특징을 양립할 수 있다.
또한 본 발명은 상기 제 1 불휘발성 메모리의 데이터를 전소거 동작에 의해 소거하는 동시에, 상기 제 1 불휘발성 메모리에 대하여 상기 전소거 동작이 행해졌는지의 여부에 근거하여, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출하는 것을 특징으로 한다. 이렇게 함으로써, 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을, 간이한 구성, 처리로 검출할 수 있게 된다.
또한 본 발명은 상기 제 1 불휘발성 메모리의 데이터를, 어드레스를 지정하여 페이지 단위 및 블록 단위의 어느 한쪽으로 소거하는 동시에, 상기 제 1 불휘발성 메모리의 전어드레스의 데이터를 판독함으로써, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출하는 것을 특징으로 한다. 이와 같이 함으로써, 전소거 동작을 하지 않고서 제 1 불휘발성 메모리의 모든 데이터를 소거할 수 있는 동시에 모든 데이터가 소거된 것도 검출할 수 있게 된다. 이것에 의해, 제 1 불휘발성 메모리의 수명을 높이는 것이 가능하게 된다.
또한 본 발명은 상기 판독 금지 수단이, 전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하는 것을 특징으로 한다. 이와 같이 함으로써, 반도체 장치의 전원을 오프로 한 경우에도, 데이터 판독 금지 설정을 유지하는 것이 가능하게 된다. 또한 제 2 불휘발성 메모리의 설정 내용을 전기적으로 다시 기록하는 것도 가능하게 된다.
또한 본 발명은 상기 판독 금지 수단이 상기 제 1 불휘발성 메모리의 데이터 판독 금지 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하는 것을 특징으로 한다. 이렇게, 판독 금지 설정이 기억된 경우에 제 2 불휘발성 메모리의 소거· 기록을 금지함으로써, 제 1 불휘발성 메모리의 데이터의 기밀을 확실히 보호할 수 있게 된다. 또한 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제함으로써, 데이터 판독의 금지나 금지 해제를 재설정할 수 있게 된다.
또한 본 발명은 반도체 장치의 전원 온 시에 상기 제 2 불휘발성 메모리의 기억 내용을 판독하고, 판독된 기억 내용에 근거하여 상기 제 1 불휘발성 메모리의 데이터 판독을 금지하는지의 여부를 판단하는 것을 특징으로 한다. 이렇게 함으로써, 전원을 온 할 때마다 데이터 판독 금지의 가부가 판단되며, 제 1 불휘발성 메모리의 데이터 기밀을 확실히 보호할 수 있게 된다.
또한 본 발명은 상기 제 1 불휘발성 메모리의 소거· 기록과 상기 제 2 불휘발성 메모리의 소거· 기록을 각각 제어하는 것을 특징으로 한다. 이렇게 함으로써, 제어의 간이화를 도모할 수 있는 동시에, 반도체 장치의 대규모화를 방지할 수 있게 된다.
또한 본 발명은 상기 판독 금지 수단이 상기 제 2 불휘발성 메모리를 복수 포함하여, 해당 복수의 제 2 불휘발성 메모리의 출력 신호 중의 적어도 하나가 판독 금지 설정으로 되어 있는 경우에, 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 금지하는 것을 특징으로 한다. 이와 같이 복수의 제 2 불휘발성 메모리를 동시 사용함으로써, 제 1 불휘발성 메모리의 데이터의 기밀 보호의 신뢰성을 비약적으로 높이는 것이 가능하다.
또한 본 발명은 상기 제 1 불휘발성 메모리의 데이터 판독의 금지, 데이터 판독 금지의 해제를, 내장하는 CPU가 동작하여 행하는 것을 특징으로 한다. 이와 같이 하면, 데이터 판독의 금지나 금지의 해제를, 특별한 기록 제어 회로를 반도체 장치의 내부나 외부에 설치하지 않고서 실현할 수 있게 된다.
또 상기 판독 금지 수단이, 상기 제 1불휘발성 메모리의 데이터를 출력하기 위한 출력 버퍼를 제어함으로써, 해당 데이터의 외부로부터의 판독을 금지해도 되며, 상기 제 1 불휘발성 메모리의 데이터를 외부로 판독해 내기 위한 외부 판독 제어 회로를 제어함으로써, 해당 데이터의 외부로부터의 판독을 금지해도 좋다. 이와 같이 제 1 불휘발성 메모리 데이터의 외부로부터의 판독을 금지하는 수법으로서는 여러 가지를 생각할 수 있다.
또한 본 발명은 상기 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 CPU 및 논리 기능 블록 중 어느 하나가 동작하는 통상 동작 모드에 있어서는, 상기 제 1 불휘발성 메모리의 데이터 판독 금지가 설정되어 있더라도 상기 CPU, 상기 논리 기능 블록에 의한 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 허가하며, 상기 통상 동작 모드 이외의 모드에 있어서는, 상기 제 1 불휘발성 메모리의 데이터 판독 금지가 해제되어 있는 것을 조건으로 하여 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 허가하는 것을 특징으로 한다. 이렇게 함으로써 통상 동작 모드에 있어서는, 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 CPU 또는 논리 기능 블록을 동작시킬 수 있게 된다. 한편, 통상 동작 모드 이외의 프로그래밍 모드 등에 있어서는, 제 1 불휘발성 메모리의 데이터 기밀 보호를 도모할 수 있게 된다.
또한 본 발명은 상기 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 동작하는 CPU를 포함하는 것을 특징으로 한다. 이와 같이 함으로써 데이터의 기밀보호와 재이용 가능한 특징을 양립할 수 있는 마이크로 컴퓨터를 제공할 수 있게 된다.
또한 본 발명은 상기 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 동작하는 논리 기능 블록을 포함하는 것을 특징으로 한다. 이 경우의 논리 기능 블록으로서는, 예를 들면 게이트 어레이 블록 등, 여러 가지를 생각할 수 있다.
또한 본 발명에 관계되는 전자 기기는 상기의 어느 한 반도체 장치와, 상기 반도체 장치에 데이터를 입력하기 위한 입력 수단과, 상기 반도체 장치의 제어 하에서 화상 및 소리의 적어도 한쪽을 출력하는 수단을 포함하는 것을 특징으로 한다. 이렇게 함으로써 전자 기기를 동작시키는데 필요한 데이터의 기밀 보호를 도모할 수 있는 동시에, 전자 기기나 그것에 사용되는 반도체 장치의 재이용을 도모할 수 있게 된다.
이하, 본 발명의 최적의 실시 형태에 대하여 도면을 사용하여 설명한다. 또 이하에서는 반도체 장치의 하나인 마이크로 컴퓨터에 본 발명을 적용한 경우를 예로서 설명하지만, 본 발명은 마이크로 컴퓨터만이 아니라 여러 가지 반도체 장치에 적용할 수 있다.
1. 구성
도 1은 본 실시 형태의 마이크로 컴퓨터의 구성의 일예를 나타내는 기능 블록도이다.
불휘발성 메모리 블록(120)은 다수의 불휘발성 메모리 셀에 의해 구성되는 메모리 셀 어레이(100)(제 1 불휘발성 메모리), X 디코더(104), Y 디코더(101), 감지 증폭기(102), 출력 버퍼(103), 입력 버퍼(118), 제어 회로(106)를 포함한다. 여기서 제어 회로(106)는, X 디코더(104), Y 디코더(101), 감지 증폭기(102), 출력버퍼(103) 및 입력 버퍼(118)의 제어를, 기록 제어 회로(108)나 CPU(109)로부터의 제어 신호(112, 113)에 근거하여 행한다. 그리고 출력 버퍼(103)의 제어는 제어 회로(106)가 포함하는 출력 제어 회로(110)가 행한다.
불휘발성 메모리 블록(120)에 대한 프로그램, 화상 데이터, 소리 데이터 등의 각종 데이터의 기록은 다음과 같이 행한다. 즉, 마이크로 컴퓨터의 외부로부터 기록 제어 회로(108)를 통하여, 어드레스 및 그 어드레스에 기록될 데이터가 판독된다. 그리고 어드레스는 어드레스 멀티플렉서(105)에 의해 디코드되며, 불휘발성 메모리 블록(120)에 입력된다. 또한 데이터는 기록 제어 회로(108) 및 데이터 버스(115)를 통하여 불휘발성 메모리 블록(120)에 입력된다. 그리고 입력된 데이터는 어드레스 멀티플렉서(105)에 의해 지정되는 어드레스에, 제어 회로(106)의 제어하에서 기록된다. 이와 같이 함으로써 사용자에 의한 불휘발성 메모리 블록(120)에 대한 데이터의 프로그래밍이 완료된다.
또 불휘발성 메모리 블록(120)에 정확하게 데이터가 기록되었는지의 여부를 검증하는 검증 동작은 CPU(109)를 이용하는 것도, 기록 제어 회로(108)를 통하여 외부로부터 행하는 것도 가능하다.
CPU(109)는 어드레스 신호(114) 및 제어 신호(113)를 사용하여, 프로그래밍된 데이터를 불휘발성 메모리 블록(120)으로부터 데이터 버스(115)를 통하여 판독한다. 그리고 CPU(109)는 이 판독된 데이터(프로그램, 화상 데이터, 소리 데이터 등)에 따라서 동작하며, 사용자의 프로그램에 따른 주어진 처리를 한다.
여기서 본 실시 형태에서는, 판독 금지 제어 회로(107)로 판독 금지를 설정함으로써, 불휘발성 메모리 블록(120)에 기록된 데이터를 외부에서 판독할 수 없도록 하는 것이 가능하다. 이것에 의해 데이터의 기밀 보호를 꾀할 수 있다. 그리고 도 1에서는, CPU(109)가 판독 금지 설정 신호(117)를 작동 상태로 함으로써, 판독 금지의 설정이 행해지게 되고 있다.
2. 판독 금지 제어 회로
도 2에, 판독 금지 제어 회로(107)의 구성의 일예를 나타낸다. 이 판독 금지 제어 회로(107)는 EEPROM(601)(제 2 불휘발성 메모리), 판독 회로(602), 기록 회로(603)를 포함한다. 기록 회로(603)는 먼저, 제어 신호(606)에 포함되는 소거 신호를 사용하여 EEPROM(601)의 소거 동작을 한다. 그리고 다음에, 판독 금지 설정 신호(609)(도 1의 117)에 근거하여 EEPROM(601)에 판독 금지를 설정하는지의 여부를 판단하여, 판독 금지를 설정하는 경우에는, 제어 신호(606)에 포함되는 기록 신호를 사용하여 그 설정을 EEPROM(601)에 기록한다. 단 EEPROM(601)이 초기에 소거 상태로 되어 있는 경우에는 소거 동작은 반드시 필요하지 않다.
또 본 실시 형태에서는 판독 금지 설정 신호(609)를 H 레벨로 하는 것이 판독 금지의 설정을 의미하며, 이 경우에는 소거 상태의 EEPROM(601)에 L 레벨이 기록된다. 한편, 판독 금지 설정 신호(609)를 L 레벨로 하는 것이 판독 금지의 해제를 의미하며, 이 경우에는 소거 상태의 EEPROM(601)에 H 레벨이 기록된다. 이와 같이 본 실시 형태에서는 판독 금지 및 해제의 어느 쪽의 경우도, EEPROM(601)에 데이터의 기록을 하고 있다. 단, EEPROM(601)은 소거 상태에서는 H 레벨이 된다. 따라서, 판독 금지의 해제의 경우에는, EEPROM(601)에 H 레벨을 구태여 기록하지 않고서, EEPROM(601)의 소거 상태가 판독 금지의 해제를 의미하도록 해도 된다.
EEPROM(601)에 기록된 데이터는 판독 회로(602)에 의해 판독된다. 판독 금지 제어 신호(605)(도 1의 111)는, 판독 금지 상태에서는 H 레벨이 되며, 판독 허가 상태에서는 L 레벨이 된다. 그리고 판독 금지 제어 신호(605)가 H 레벨이 되면, 도 1의 메모리 셀 어레이(100)로부터의 데이터 판독이 금지되며, L 레벨이 되면 판독이 허가(판독 금지 해제)된다.
판독 금지 제어 신호(605)는 기록 회로(603)에 피드백된다. 그리고 EEPROM(601)에 판독 금지의 설정이 행해지며, 판독 금지 제어 신호(605)가 H 레벨이 되면, 도 3a에 나타내는 바와 같이, 판독 제어 신호(605)에 근거하여 EEPROM(601)에 대한 소거· 기록이 금지로 된다. 이것에 의해, EEPROM(601)에 기억된 판독 금지의 설정이 다시 기록되지 않는 것을 보증할 수 있게 되며, 메모리 셀 어레이(100)(불휘발성 메모리 블록)에 프로그래밍된 데이터의 기밀 보호를 도모할 수 있다.
한편, 도 3b에 나타내는 바와 같이, 메모리 셀 어레이(100)(제 1 불휘발성 메모리)의 모든 데이터가 소거된 것이 검출되면, 전소거 신호(608)가 작동상태로 되며, EEPROM(601)(제 2 불휘발성 메모리)에 대한 소거· 기록이 허가된다. EEPROM(601)의 소거· 기록이 허가됨으로써, EEPROM(601)에 기록된 판독 금지의 설정 해제가 가능하게 되며, 이것에 의해 메모리 셀 어레이(100)로부터의 데이터. 판독이 가능하게 된다. 역으로 말하면, 본 실시 형태에서는 전기적으로 소거· 기록 가능한 메모리 셀 어레이(100)의 모든 데이터가 소거되지 않는 한, 판독 금지를 해제할 수 없다.
마이크로 컴퓨터의 사용자는 프로그램을 개발하여, 그 프로그램을 메모리 셀 어레이(100)에 기록한 후, 판독 금지 설정 신호(117)에 의해 메모리 셀 어레이(100)의 판독 금지를 설정한다. 이렇게 함으로써 기록된 프로그램을 제3자가 부정하게 복제하는 것을 방지할 수 있다. 그리고, 프로그램이 기록된 마이크로 컴퓨터를 사용자가 재이용하고자 하는 경우에는, 메모리 셀 어레이(100)의 모든 데이터를 소거한다. 이 경우, 사용자는 소스 프로그램을 가지고 있기 때문에, 메모리 셀 어레이(100)의 데이터를 모두 소거하더라도 문제는 발생하지 않는다. 메모리 셀 어레이(100)의 모든 데이터가 소거되면, 도 2의 전소거 신호(608)가 작동상태로 되며, EEPROM(601)에 대한 소거· 기록이 허가된다. 이것에 의해 EEPROM(601)에 기록된 판독 금지의 설정을 해제할 수 있으며, 메모리 셀 어레이(100)로부터의 데이터 판독이 가능하게 된다. 이 결과, 사용자는, 검증 동작에 의한 검증을 행하면서, 새로운 프로그램을 메모리 셀 어레이(100)에 기록하는 것이 가능하게 된다. 즉 마이크로 컴퓨터를 재이용하는 것이 가능하게 된다.
3. EEPROM의 기록 회로
도 4a에 도 2의 기록 회로(603)의 구성의 일예를 나타내며, 도 4b에 그 동작을 설명하기 위한 타이밍 챠트도를 나타낸다.
판독 금지 제어 신호(605)가 L 레벨인 경우에는(도 4b의 E1 참조), 제어 신호(606)(소거· 기록 신호)가 그대로 제어 신호(607)로서 EEPROM(601)에 전달된다(E2, E3 참조). 즉 EEPROM(601)의 데이터의 소거· 기록이 허가된다.
한편, 판독 금지 제어 신호(605)가 H 레벨이 되면(E4 참조), 제어 신호(606)가 H 레벨로 되더라도 제어 신호(607)는 L 레벨에 고정된다(E5, E6 참조). 즉 EEPROM(601)의 데이터의 소거 기록이 금지된다. 그러나, 이와 같이 판독 금지 제어 신호(605)가 H 레벨이더라도, 전소거 신호(608)가 H 레벨이 되면(E7 참조), 제어 신호(606)가 그대로 제어 신호(607)로서 EEPROM(601)에 전달되게 된다. 즉, 메모리 셀 어레이(100)의 모든 데이터가 소거되면, EEPROM(601)의 데이터의 소거· 기록 금지가 해제된다. 이것에 의해, 메모리 셀 어레이(100)의 데이터 판독 금지를 해제할 수 있게 된다.
4. 전소거 동작 및 페이지 단위 또는 블록 단위의 소거
메모리 셀 어레이(100)의 데이터의 소거는 전소거 동작(일괄 소거)에 의해 행해도 되며, 어드레스를 지정한 페이지 단위 또는 블록 단위의 소거에 의해 행해도 된다.
전소거 동작에 의해 소거하는 경우에는, 도 5a에 나타내는 바와 같이, 전소거 동작을 행한 것 자체로(전소거 명령이 발행된 것 자체로), 메모리 셀 어레이(100)의 모든 데이터가 소거된 것을 검출할 수 있다. 단, 전소거 동작에 의한 소거의 경우에 있어서도, 예를 들면 도 1의 CPU(109)를 동작시켜 메모리 셀 어레이(100)의 전어드레스의 판독을 함으로써, 모든 데이터가 소거된 것을 검출하도록 해도 된다.
어드레스를 지정하여 페이지 단위 또는 블록 단위로 소거하는 경우에는, 도 5b에 나타내는 바와 같이, 예를 들면 도 1의 CPU(109)를 동작시켜 메모리 셀 어레이(100)의 전어드레스의 판독을 함으로써, 모든 데이터가 소거된 것을 검출할 수 있다. 또 CPU(109)를 동작시키기 위한 프로그램은 RAM 상으로 전송하여 실행해도 되며, 이 프로그램을 미리 마스크 ROM에 내장해도 된다.
메모리 셀 어레이(100)의 모든 데이터가 소거된 것을 전소거 동작을 한 것 자체로 검출하는 도 5a의 수법에는, 회로 구성이나 회로의 제어를 간이화 할 수 있는 이점이 있다. 한편, 메모리 셀 어레이(100)의 모든 데이터가 소거된 것을 전어드레스의 판독에 의해 검출하는 도 5b의 수법에는, 메모리 셀 어레이(100)의 수명을 높일 수 있다고 하는 이점이 있다. 즉 도 5c에 나타내는 바와 같이, 메모리 셀 어레이(100)의 일부의 영역에만 데이터를 기록할 뿐이며, 그 밖의 영역이 소거 상태로 되어 있는 경우를 생각할 수 있다. 이 경우에는 전소거 동작에 의해 소거하는 것보다도, 기록 영역만을 페이지 단위 또는 블록 단위로 소거하는 편이, 메모리 셀 어레이(100)의 각 불휘발성 메모리 셀에 가해지는 스트레스를 경감할 수 있다. 이것에 의해, 기록 회수가 유한 회수로 제한되는 메모리 셀 어레이(100)의 수명을 높이는 것이 가능하게 된다.
5. 전원 온 시의 동작
또한 본 실시 형태에서는 마이크로 컴퓨터에 대한 전원 온 시에, EEPROM(601)(제 2 불휘발성 메모리)의 기억 내용을 판독하고, 판독된 기억 내용에 근거하여 메모리 셀 어레이(100)(제 1 불휘발성 메모리)의 데이터 판독을 금지하는지의 여부를 판단하도록 하고 있다. 즉 도 6에 나타내는 바와 같이 본 실시 형태에서는, 전원 VDD를 투입한 후, 주어진 기간이 경과하면, RESET 신호가 H 레벨로 상승한다(비작동 상태로 된다). 그리고 이 H 레벨의 상승에 따라서 미분 펄스가 생성되며, 이 미분 펄스에 따라서, EEPROM(601)의 기억 내용이 판독된다. 그리고, 메모리 셀 어레이(100)의 데이터 판독을 금지하는지의 여부를 판단한다. 이렇게 함으로써 전원이 온될 때마다, 메모리 셀 어레이(100)에 기억되는 데이터를 보호할 것인지의 여부를 판단할 수 있게 되며, 전원이 오프가 된 경우에도 불휘발성 메모리인 EEPROM(601)의 기억 내용은 유지되기 때문에, 확실한 기밀 보호가 실현된다.
6. 메모리 셀 어레이, EEPROM의 소거, 기록 제어의 독립화
또한 본 실시 형태에서는 도 7에 나타내는 바와 같이, 메모리 셀 어레이(100)(제 1 불휘발성 메모리)의 소거· 기록과, EEPROM(601)(제 2 불휘발성 메모리)의 소거· 기록을 각각 제어하고 있다. 예를 들면 도 1에 나타내는 바와 같이, 메모리 셀 어레이(100)의 소거· 기록은 X 디코더(104), Y 디코더(101), 감지 증폭기(102), 제어 회로(106) 등에 의해 제어된다. 한편, 도 2에 나타내는 바와 같이, EEPROM(601)의 소거· 기록은 기록 회로(603)에 의해 제어된다. 이렇게 각각 제어함으로써, 전원의 온 시에, EEPROM(601)의 기억 내용을 확인한 후에 메모리 셀 어레이(100)의 데이터 판독을 금지하는지의 여부를 판단할 수 있게 된다. 또한 각 제어의 간이화를 도모할 수 있는 동시에, EEPROM(601)을 메모리 셀 어레이(100) 속에 내장한 경우에 발생하는 회로 규모의 증가를 방지할 수 있게 된다.
7. 복수의 EEPROM을 사용하는 판독 금지 제어 회로
도 8에, 판독 금지 제어 회로(107)의 구성의 다른 예를 나타낸다. 도 2와의 주된 상이점은 도 8에서는 다수의 EEPROM(701,704)을 사용하고 있는 점이다. 기록 회로(703)는 우선 제어 신호(707)에 근거하여, EEPROM(701,704)의 데이터를 소거한다. 다음에 판독 금지 설정의 기록을 양쪽의 EEPROM(701,704)에 대하여 행한다. 또 EEPROM(701,704)이 초기에 소거 상태로 되어 있는 경우에는 소거 동작은 반드시 필요하지 않다.
도 7에 나타내는 바와 같이 EEPROM은, 메모리 셀 어레이와는 반도체 장치(반도체 칩)상에서 다른 장소에 레이아웃되기 때문에, 프로세스의 가공상 문제 등에 기인하여 그 특성이 분산되는 경우가 있다. 특히 EEPROM이 차지하는 면적은, 메모리 셀 어레이와 비교하여 극히 작기 때문에, 특성의 분산은 대단히 큰 것이 된다. 그리고, 이 특성의 분산에 기인하여 EEPROM의 기억 데이터를 잃어버리면, 메모리 셀 어레이에 프로그래밍된 데이터를 보호할 수 없게 된다.
그래서 본 실시 형태에서는 다수의 EEPROM(701,704)을 동시에 사용하여, 메모리 셀 어레이에 기억되는 데이터의 확실한 보호를 실현하고 있다.
EEPROM(701, 704)에 기록된 데이터는 판독 회로(702)에 의해 판독된다. 도 9a에 판독 회로(702)의 구성예를 나타내며, 도 9b에 그 진리값표를 나타낸다. EEPROM(701,704)의 출력 신호(705,711)의 적어도 한쪽이 L 레벨(판독 금지)인 경우에는, 판독 회로(702)의 출력 신호(706)는 H 레벨(판독 금지)이 된다. 한편, 출력 신호(705,711)의 양쪽이 H 레벨(판독 허가)인 경우에는, 판독 회로(702)의 출력 신호(706)는 L 레벨(판독 허가)이 된다. 이렇게 함으로써 EEPROM(701,704)의 어느 한쪽의 설정 내용이 틀리게 되더라도, 메모리 셀 어레이에 기억되는 데이터의 확실한 기밀 보호를 도모할 수 있게 된다.
판독 금지 제어 신호(706)가 H 레벨이 되면, EEPROM(701,704)에 대한 소거· 기록이 금지가 된다. 이것에 의해, EEPROM(701,704)에 기억된 판독 금지의 설정이 다시 기록되지 않는 것을 보증할 수 있다. 한편, 메모리 셀 어레이(100)의 모든 데이터가 소거된 것이 검출되면, 전소거 신호(710)가 작동상태로 되며, EEPROM(701, 704)에 대한 소거· 기록이 허가된다. 이것에 의해, 판독 금지의 설정의 해제가 가능하게 되며, 메모리 셀 어레이(100)로부터의 데이터 판독이 가능하게 된다.
8. 출력 제어 회로
도 1의 출력 제어 회로(110)는 판독 금지가 설정된 경우에, CPU(109)로부터의 판독인지 외부로부터의 판독인지를 판별한다. 그리고 CPU(109)로부터의 액세스의 경우는 통상의 판독을 행하며, 외부로부터의 액세스에 대한 고정값을 출력하도록 출력 버퍼(103)를 제어한다.
도 10a에, 출력 제어 회로(110) 및 출력 버퍼(103)의 구성예를 나타낸다. 신호(308)는 판독 금지 제어 회로(107)로부터의 판독 금지 제어 신호(111)에 상당한다. 신호(309)는 CPU(109)로부터의 액세스 요구 신호이다. 신호(311,312,313)는 각각, 감지 증폭기(102)의 출력 신호이다. CPU 액세스 요구 신호(309)가 작동상태(H 레벨)로 되면, 판독 금지 제어 신호(308)의 상태에 의존하지 않고서 신호(310)는 H 레벨이 된다. 그리고, CPU(109)로부터의 판독 신호(314)가 작동상태로 되면, 감지 증폭기의 출력 신호(311,312,313)가 데이터 버스(318)(도 1의 115)로 출력된다. 한편, 판독 금지 제어 신호(308)가 H 레벨이고, CPU 액세스 요구 신호(309)가 비작동 상태(L 레벨)의 경우는, 신호(310)는 L 레벨이 된다. 이것에 의해 데이터 버스(318)로는 L 레벨의 고정값이 출력된다. 이것에 의해, 메모리 셀 어레이(100)로부터의 데이터 판독 금지가 실현된다.
도 10b에, 출력 제어 회로(110) 및 출력 버퍼(103)의 다른 구성예를 나타낸다. CPU 액세스 요구 신호(409)가 작동상태(H 레벨)로 되면 판독 금지 제어 신호(408)의 상태에 의존하지 않고서 신호(410)는 L 레벨이 된다. 그리고 CPU(108)로부터의 판독 신호(414)가 작동상태로 되면, 감지 증폭기의 출력 신호(411,412,413)가 데이터 버스(418)로 출력된다. 한편, 판독 금지 제어 신호(408)가 H 레벨이고, CPU 액세스 요구 신호(409)가 비작동상태(L 레벨)의 경우는, 신호(410)는 H 레벨이 되며, 데이터 버스(418)로는 H 레벨의 고정값이 출력된다.
9. 마이크로 컴퓨터의 다른 구성예
도 11에, 본 실시 형태의 마이크로 컴퓨터의 다른 구성예를 나타낸다. 도 1과의 주된 상이점은, 도 1에서는 CPU(109)가 판독 금지 설정 신호(117)를 사용하여 판독 금지의 설정을 하고 있는 것에 비하여, 도 11에서는 기록 제어 회로(208)가, 판독 금지 설정 신호(217)를 사용하여 판독 금지의 설정을 하고 있는 점이다. 즉 도 11에서는 CPU(209)의 동작에 의해 판독 금지 제어 회로(107)에 판독 금지를 설정하고 있지만, 도 11에서는 마이크로 컴퓨터의 외부(ROM 라이터)로부터, 기록 제어 회로(208)를 통하여 직접 판독 금지 제어 회로(207)에 판독 금지의 설정이 행해진다. 또한 메모리 셀 어레이(200)로의 데이터 기록이나, 판독 금지의 해제 등도, 도 1에서는 CPU가 동작함으로써 행해지지만, 도 11에서는 기록 제어 회로(208)가 직접 행한다. 그 밖의 부분에 대해서는 도 1과 거의 동일한 구성이기 때문에, 설명을 생략한다.
또 도 11에서는, 출력 버퍼(203)를 출력 제어 회로(210)가 제어함으로써, 메모리 셀 어레이(200)로부터의 데이터 판독을 금지하고 있다. 그러나, 외부 판독 제어 회로(222)를 기록 제어 회로(208)내에 설치하여, 외부로부터의 데이터 판독을 이 외부 판독 제어 회로(222)에 의해 제어함으로써, 메모리 셀 어레이(200)로부터의 데이터 판독을 금지해도 된다.
도 12a에, 외부 판독 제어 회로(222)의 구성예를 나타낸다. 신호(805,806,807)는 도 11의 데이터 버스(215)로 접속된다. 판독 금지 제어 회로(207)로 판독 금지 설정을 하면, 판독 금지 신호(804)가 L 레벨이 되며, 출력 신호(808,809,810)는 모두 L 레벨에 고정된다. 이것에 의해 외부로부터의 데이터 판독이 금지된다.
도 12b에, 외부 판독 제어 회로(222)의 다른 구성예를 나타낸다. 신호(905,906,907)는 데이터 버스(215)로 접속된다. 판독 금지 제어 회로(207)로 판독 금지 설정을 하면, 판독 금지 신호(904)가 H 레벨이 되어 출력 신호(908,909,910)는 모두 H 레벨에 고정된다. 이것에 의해 외부로부터의 데이터 판독이 금지된다.
10. 마이크로 컴퓨터의 다른 구성예
도 13에, 본 실시 형태의 마이크로 컴퓨터의 다른 구성예를 나타낸다. 도 13은 도 1의 구성과 도 11의 구성을 조합한 것에 상당한다.
(1) 통상 동작 모드
불휘발성 메모리 블록(10)에 기억되는 데이터에 근거하여 CPU(18)가 동작하는 통상 동작 모드에 있어서는, CPU(18)로부터 어드레스 버스(30), 선택기(20)를 통하여 어드레스가 불휘발성 메모리 블록(10)에 입력된다. 그리고 불휘발성 메모리 블록(10)으로부터 판독한 데이터에 근거하여 CPU(18)가 주어진 처리를 한다. 이렇게 함으로써 불휘발성 메모리 블록(10)에 사용자가 프로그래밍한 데이터에 근거하여 CPU(18)를 동작시키는 것이 가능하게 된다.
불휘발성 메모리 블록(10)에 데이터를 기억하는 프로그래밍 모드로서, 도 13에서는, 병렬 기록에 의한 프로그래밍 모드(이하, 병렬 모드라고 부른다)와, 직렬 기록에 의한 프로그래밍 모드(이하, 직렬 모드라고 부른다)가 준비되어 있다. 또 통상 동작 모드, 병렬 모드, 직렬 모드의 어느 모드로 할 것인지는, 마이크로 컴퓨터의 특정한 단자의 상태를 전원 온 시 또는 RESET 신호 해제 시에 검출함으로써 판단한다.
(2) 병렬 모드
병렬 모드 시에 있어서는, 외부의 ROM 라이터 등으로부터 병렬 단자(34)를 통하여 각종 데이터가 입력되며, 메모리 제어 레지스터(12)에 기록된다. 또한 메모리 제어 레지스터(12)에 기록된 각종 데이터가 병렬 단자(34)를 통하여 외부로 출력된다. 이 경우의 레지스터 어드레스는 병렬 단자(36)로부터 입력되는 어드레스에 의해 지정된다. 도 14에, 메모리 제어 레지스터(12)의 레지스터 구성의 예를 나타낸다. 병렬 단자(34)로부터 입력된 메모리 어드레스는, 비트(MA15 내지 MA0)에 기록된다. 마찬가지로 메모리 데이터는 불휘발성 메모리 블록의 데이터 기록시에는 비트(MD7 내지 MD0)에 기록되고, 데이터 판독 시에는 비트(MD7 내지 MD0)로부터 판독된다. 메모리 제어 레지스터(12)는 제어 비트(ERASE, FLASH, PROG, PROT, ER348) 등을 갖고 있다. 이들 제어 비트의 기록이나 판독도 병렬단자(34,36)를 사용하여 행해진다.
메모리 제어 레지스터(12)의 비트(MA15 내지 MA0)에 기록된 메모리 어드레스는 선택기(20)를 통하여 불휘발성 메모리 블록(10)에 출력된다. 그리고 데이터 기록 시에는 메모리 제어 레지스터(12)의 비트(MD7 내지 MD0)에 기록된 메모리 데이터가, 선택기(24)를 통하여 불휘발성 메모리 블록(10)에 출력되며, 상기 메모리 어드레스 위치에 기록된다. 한편, 데이터 판독 시에는 상기 메모리 어드레스 위치로부터 불휘발성 메모리 블록(10)의 데이터가 판독되며, 선택기(24)를 통하여 메모리 제어 레지스터(12)의 MD7 내지 MD0에 기록된다.
불휘발성 메모리 블록(10)은 도 14에 나타내는 각종 제어 비트에 의해 제어된다. 예를 들면 불휘발성 메모리 블록(10)의 데이터를 소거하는 경우에는 ERASE를 인에이블로 하고, 전소거 동작을 하고자 하는 경우에는 FLASH를 인에이블한다. 또한 불휘발성 메모리 블록(10)에 데이터를 기록하고자 하는 경우에는 PROG를 인에이블로 한다.
도 14의 제어 비트는 도 13의 판독 금지 제어 회로(14)도 제어하고 있다. 예를 들면, 불휘발성 메모리 블록(10)의 데이터 판독을 금지하고자 하는 경우에는 PROT을 H 레벨로 하며, 데이터 판독을 허가하고자 하는 경우에는 PROT를 L 레벨로 한다. 이것에 의해 판독 금지 제어 회로(14)가 내장되는 EEPROM에, 판독 금지 또는 허가의 설정이 기억된다. 판독 금지가 설정된 경우에는, 판독 금지 제어 신호(15)가 작동 상태로 되며, 불휘발성 메모리 블록(10)의 데이터 판독이 금지된다. 또한 판독 금지 제어 회로(14)의 EEPROM의 소거· 기록도 금지된다. 그리고 불휘발성 메모리 블록(10)의 데이터가 모두 소거된 것이 검출되면(도 13의 ER348 참조), 판독 금지 제어 회로(14)의 EEPROM의 소거· 기록이 허가된다. 이것에 의해, 불휘발성 메모리 블록(10)의 데이터 판독의 금지 또는 허가를 다시 설정하는 것이 가능하게 된다.
이상 설명한 병렬 모드에 의하면, 도 11과 동일하게, 외부로부터 기록 제어 회로를 통하여 직접, 판독 금지를 설정하거나 불휘발성 메모리 블록에 데이터를 프로그래밍하는 것이 가능하게 된다.
(3) 직렬 모드
직렬 모드 시에 있어서는, 마스크 ROM(16)에 격납되는 프로그램에 근거하여 CPU(18)가 동작한다. 또한 직렬 단자(38)를 통하여 외부와 메모리 제어 레지스터(12) 사이의 데이터 교환이 행해진다. 마스크 ROM(16)에 격납되는 프로그램에 근거하여 동작하는 CPU(18)는 도 14의 비트(SC3 내지 SC0)나 비트(SS3 내지 SS0)를 사용하여, 비트(SD7 내지 SD0)에 격납된 데이터를 해석한다. 그리고, 예를 들면 SD7 내지 SD0에 격납된 데이터가 메모리 어드레스라고 판단한 경우에는 그것을 비트(MA15 내지 MA0)에 격납하며, 메모리 데이터라고 판단한 경우에는, 그것을 비트(MD7 내지 MD0)에 격납한다. 또한 제어 비트라고 판단한 경우에는, 그것을 대응하는 제어 비트에 격납한다. 이 직렬 모드에 의하면, 불휘발성 메모리 블록(10)으로의 데이터의 프로그래밍을 적은 단자수로 실현할 수 있다. 따라서, 예를 들면, 시스템 기판에 마이크로 컴퓨터가 설치된 상태에서 프로그래밍하는 것 등이 가능해진다. 이상 설명한 직렬 모드에 의하면, 도 1과 같이, CPU를 동작시켜, 판독 금지를 설정하거나 불휘발성 메모리 블록에 데이터를 프로그래밍하는 것이 가능하게 된다.
(4) 출력 제어 회로
도 15a에 불휘발성 메모리 블록(10)이 포함하는 출력 제어 회로(40) 및 출력 버퍼(42)의 구성예를 나타내며, 도 15b에 그 진리값표를 나타낸다. 도 15a의 구성은 도 10a의 구성과 같다.
CPU 액세스 요구 신호(1309)는 통상 동작 모드 시에 작동 상태(H 레벨)가 된다. 그리고 도 15b에 나타내는 바와 같이, CPU 액세스 요구 신호(1309)가 작동 상태로 되면, 판독 금지 제어 신호(1308)의 상태에 의존하지 않고 신호(1310)는 H 레벨이 된다. 그리고, CPU로부터의 판독 신호(1314)가 작동 상태로 되면, 감지 증폭기의 출력 신호(1311, 1312, 1313)가 데이터 버스(1318)(도 13의 32)로 출력된다.
한편, CPU 액세스 요구 신호(1309)는 통상 동작 모드 시 이외의 병렬 모드시나 직렬 모드 시 등에는 비작동 상태(L 레벨)가 된다. 그리고, 판독 금지 제어 신호(1308)가 H 레벨(금지)이고, CPU 액세스 요구 신호(1309)가 L 레벨(비작동 상태)인 경우는 신호(1310)는 L 레벨이 된다. 이것에 의해 데이터 버스(1318)로는 L 레벨의 고정값이 출력된다.
11. 전자 기기
도 16에, 이상 설명한 마이크로 컴퓨터를 포함하는 전자 기기의 기능 블록도의 일예를 나타낸다. 이 전자기기는 마이크로 컴퓨터(반도체 장치)(1000)와 입력부(1030)와 화상 출력부(1032)와 소리 출력부(1034)를 포함한다. 또한 마이크로 컴퓨터(1000)는 CPU(1002), 불휘발성 메모리 블록(1004), 판독 금지 제어 회로(1006), 기록 제어 회로(1008), 마스크 ROM(1010), RAM(1012), 타이머(1014), 입력 포트(1016), 화상 출력 제어부(1018), 소리 출력 제어부(1020), 전원 생성부(1022), 버스(어드레스, 데이터)(1024)를 포함한다.
여기서 RAM(1012)은 CPU(1002) 등의 작업 영역이 되는 것이다. 타이머(1014)는 시계, 달력 등의 각종의 계시 기능을 갖는 것이다. 입력 포트(1016)는 입력부(1030)로부터 입력되는 데이터를 받아들이기 위한 것이다. 화상 출력 제어부(1018)는 LCD나 CRT 등의 화상 출력부(1032)에서의 화상 출력을 제어하기 위한 것이다. 화상 출력부(1032)가 LCD 인 경우에는, 화상 출력 제어부(1018)는 LCD 구동기가 된다. 소리 출력 제어부(1020)는 스피커 등의 소리 출력부(1034)에서의 소리 출력을 제어하기 위한 것이다. 전자 기기가 게임기인 경우에는, 게임 음의 출력 제어를 한다. 전원 생성부(1022)는 마이크로 컴퓨터(1000)에서 사용되는 각종 전원(예를 들면 EEPROM 용의 고전압 전원)을 생성하기 위한 것이다.
도 17a에, 전자 기기의 하나인 휴대형 게임기의 외관도의 예를 나타낸다. 사용자는 입력부인 조작 버튼(1040)이나 십자키(1042)를 사용하여, 조작 데이터를 입력한다. 그리고 사용자로부터의 조작 데이터와 불휘발성 메모리 블록 등에 기록된 게임 프로그램에 근거하여 게임 화상, 게임 소리가 생성되며, 이 게임 화상, 게임소리가 디스플레이(1046), 스피커(1048)에 의해 출력된다. 본 실시 형태에 의하면, 불휘발성 메모리 블록에 기록된 게임 프로그램이 제3자에 의해 부정하게 복제되는 것을 방지할 수 있다. 또한, 게임 프로그램에 판독 금지의 보호를 건 상태에서 게임기를 출하하여, 시장의 반응을 조사한 후에 회수하여, 회수한 게임기의 게임 프로그램을 버전 업 판에 다시 기록하여 재출하하는 것도 가능해진다. 이 경우, 불휘발성 메모리 블록의 모든 데이터를 소거함으로써, 게임 프로그램의 재기록이 가능하게 된다.
도 17b에, 전자 기기의 하나인 전자 수첩의 외관도의 예를 나타낸다. 사용자는 입력부인 키보드(1050)에 의해 원하는 데이터를 입력한다. 그리고, 사용자가 전자 수첩에 기억시킨 문자나 숫자 등의 정보 등은 디스플레이(1052)에 의해 표시된다. 본 실시 형태에 의하면, 전자 수첩을 동작시키기 위한 프로그램 등의 기밀을 보호할 수 있는 동시에, 전자 수첩이나 이 전자 수첩이 포함하는 마이크로 컴퓨터의 재이용을 도모할 수 있다.
도 17c에, 전자 기기의 하나인 휴대형 오디오 기기(MD, CD, 카세트덱)의 외관도를 나타낸다. 이 경우, 예를 들면 헤드폰의 리모콘(1060)에 본 실시 형태의 마이크로 컴퓨터가 내장된다. 사용자는 리모콘(1060)의 디스플레이(1064)의 표시 내용을 확인하면서 조작 버튼(1062)을 조작하여, 오디오 장치의 재생이나 빨리 감기 등의 조작을 한다. 본 실시 형태에 의하면, 리모콘을 동작시키기 위한 프로그램 등의 기밀을 보호할 수 있는 동시에, 리모콘이나 이 리모콘이 포함하는 마이크로 컴퓨터의 재이용을 도모하는 것이 가능하게 된다.
또 본 실시 형태를 적용할 수 있는 전자 기기는 도 17a, 도 17b, 도 17c에 나타낸 것에 한정되는 것이 아니라, 정보 기억 매체(CD-ROM, DVD 등)의 판독 장치, 휴대 전화, 프린터, 카 네비게이션 시스템, 퍼스널 컴퓨터 등의 종류의 전자 기기에 적용할 수 있다.
또 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 여러 가지의 변형 실시가 가능하다.
예를 들면 본 실시 형태에서는 반도체 장치의 하나인 마이크로 컴퓨터에 본 발명을 적용한 경우에 대하여 설명하였지만, 본 발명은 이것에 한정되지 않고 여러 가지의 반도체 장치에 적용할 수 있다. 예를 들면 도 18에, 논리 기능 블록인 게이트 어레이 블록(509)을 포함하는 반도체 장치의 기능 블록도의 예를 나타낸다. 도 11과 다른 것은, CPU 대신에 게이트 어레이 블록(509)이 설치되어 있다는 점이다. 그외에 대해서는 도 11과 동일하므로 상세한 설명은 생략한다. 게이트 어레이 블록(509)에, DSP, 에러 정정, 화상 생성, 음 생성, 데이터 압축 등의 각종의 논리 기능을 갖게 함으로써, 불휘발성 메모리 블록(520)에 기록된 데이터에 근거하는 각종 처리가 가능하게 된다.
또한 본 실시 형태에서는 불휘발성 메모리가 EEPROM인 경우를 예로서 설명을 하였지만, 본 발명에 있어서의 불휘발성 메모리로서는, EEPROM 이외에도 예를 들면 강유전체 메모리 등의 여러 가지 메모리를 생각할 수 있다.
또한 판독 금지의 설정 수법이나, 모든 데이터가 검출된 것을 검출하는 수법이나, 판독 금지의 해제 수법도, 본 실시 형태에서 설명한 것이 특히 바람직하지만, 이것에 한정되는 것은 아니다.
또한 판독 금지 수단의 구성도, 본 실시 형태에서 설명한 것이 특히 바람직하지만, 이것에 한정되는 것은 아니다.
도 1은 본 실시 형태의 마이크로 컴퓨터의 구성예를 나타내는 기능 블록도.
도 2는 판독 금지 제어 회로의 구성예를 나타내는 기능 블록도.
도 3a, 도 3b는, 판독 금지 제어 회로의 동작에 관해서 설명하기 위한 도면.
도 4a는 기록 회로의 구성예를 나타내는 도면이고, 도 4b는 그 동작을 설명하기 위한 타이밍 챠트도.
도 5a, 도 5b, 도 5c는 모든 데이터가 소거된 것을 검출하는 여러 가지 수법에 관해서 설명하기 위한 도면.
도 6은 전원 온 시의 동작에 관해서 설명하기 위한 타이밍 챠트도.
도 7은 메모리 셀 어레이와 EEPROM을 각각 제어하는 수법에 관해서 설명하기 위한 도면.
도 8은 판독 금지 제어 회로의 구성의 다른 예를 나타내는 기능 블록도.
도 9a는 판독 회로의 구성예를 나타내는 도면이고, 도 9b는 그 진리값표를 나타내는 도면.
도 10a, 도 10b는 출력 제어 회로 및 출력 버퍼의 구성예를 나타내는 도면.
도 11은 마이크로 컴퓨터의 구성의 다른 예를 나타내는 기능 블록도.
도 12a, 도 12b는 외부 판독 제어 회로의 구성예를 나타내는 도면.
도 13은 마이크로 컴퓨터의 구성의 다른 예를 나타내는 기능 블록도.
도 14는 메모리 제어 레지스터의 레지스터 구성에 대하여 설명하기 위한 도면.
도 15a는 출력 제어 회로 및 출력 버퍼의 구성예를 나타내는 도면이고, 도 15b는 그 진리값표를 나타내는 도면.
도 16은 마이크로 컴퓨터를 포함하는 전자 기기의 구성예를 나타내는 기능 블록도.
도 17a, 도 17b, 도 17c는 여러 가지 전자 기기의 외관도의 예를 나타내는 도면.
도 18은 논리 기능 블록을 포함하는 반도체 장치의 구성예를 나타내는 기능 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
102, 202, 502 : 감지 증폭기 105, 205, 505 : 어드레스 멀티플렉서
107, 207, 507 : 판독 금지 제어 회로
108, 208, 508 : 기록 제어 회로 110, 210, 510 : 출력 제어 회로
120, 220, 520 : 불휘발성 메모리 블록
602 : 판독 회로 603 : 기록 회로

Claims (23)

  1. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 복수의 제 2 불휘발성 메모리를 포함하며, 상기 복수의 제 2 불휘발성 메모리의 출력 신호 중 적어도 하나가 판독 금지의 설정으로 되어 있는 경우에, 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 금지하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 제 1 불휘발성 메모리의 데이터를 일괄 소거에 의한 전소거(全消去) 동작에 의해 소거하는 동시에, 상기 제 1 불휘발성 메모리에 대한 전소거 명령이 발행되었는지의 여부에 근거하여, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출하고, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하고,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하며,
    상기 제 1 불휘발성 메모리의 데이터를 일괄 소거에 의한 전소거 동작에 의해 소거하는 동시에, 상기 제 1 불휘발성 메모리에 대한 전소거 명령이 발행되었는지의 여부에 근거하여, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출하고, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하고,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하며,
    상기 제 1 불휘발성 메모리의 데이터를, 어드레스를 지정하여 페이지 단위 및 블록 단위 중 어느 한쪽으로 소거하는 동시에, 상기 제 1 불휘발성 메모리의 전어드레스의 데이터를 판독함으로써, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출하는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 판독 금지 수단이,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하고,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하며,
    반도체 장치의 전원 온 시에 상기 제 2 불휘발성 메모리의 기억 내용을 판독하고, 판독된 기억 내용에 근거하여 상기 제 1 불휘발성 메모리의 데이터 판독을 금지하는지의 여부를 판단하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 불휘발성 메모리의 소거· 기록과 상기 제 2 불휘발성 메모리의 소거· 기록을 각각 제어하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하고,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하며,
    상기 판독 금지 수단이,
    상기 제 2 불휘발성 메모리를 복수 포함하며, 상기 복수의 제 2 불휘발성 메모리의 출력 신호 중 적어도 하나가 판독 금지의 설정으로 되어 있는 경우에, 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 금지하는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항, 제 2 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 불휘발성 메모리의 데이터 판독의 금지, 데이터 판독 금지의 해제를, 내장하는 CPU가 동작하여 행하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하고,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하며,
    상기 판독 금지 수단이,
    상기 제 1 불휘발성 메모리의 데이터를 출력하기 위한 출력 버퍼를 제어함으로써, 해당 데이터의 외부로부터의 판독을 금지하는 것을 특징으로 하는 반도체 장치.
  12. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하고,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하며,
    상기 판독 금지 수단이,
    상기 제 1 불휘발성 메모리의 데이터를 외부로 판독해 내기 위한 외부 판독 제어 회로를 제어함으로써, 해당 데이터의 외부로부터의 판독을 금지하는 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치의 외부로부터 전기적으로 데이터의 소거· 기록이 가능한 제 1 불휘발성 메모리와,
    상기 제 1 불휘발성 메모리에 기록된 데이터의 외부로부터의 판독을 금지하여 해당 데이터의 기밀을 보호하는 판독 금지 수단과,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출한 경우에, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 수단을 포함하고,
    상기 판독 금지 수단이,
    전기적으로 데이터의 소거· 기록이 가능하며 상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정을 기억하는 적어도 하나의 제 2 불휘발성 메모리를 포함하고,
    상기 제 1 불휘발성 메모리의 데이터 판독 금지의 설정이 상기 제 2 불휘발성 메모리에 기억된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록을 금지하며,
    상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것이 검출된 경우에는, 상기 제 2 불휘발성 메모리의 소거· 기록의 금지를 해제하며,
    상기 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 CPU 및 논리 기능 블록 중 어느 하나가 동작하는 통상 동작 모드에 있어서는, 상기 제 1 불휘발성 메모리의 데이터 판독 금지가 설정되어 있더라도 상기 CPU, 상기 논리 기능 블록에 의한 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 허가하며,
    상기 통상 동작 모드 이외의 모드에 있어서는, 상기 제 1 불휘발성 메모리의 데이터 판독 금지가 해제되어 있는 것을 조건으로서 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 허가하는 것을 특징으로 하는 반도체 장치.
  14. 제 1 항, 제 2 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 동작하는 CPU를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 1 항, 제 2 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 동작하는 논리 기능 블록을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 1 항, 제 2 항, 제 5 항 또는 제 6 항 중 어느 한 항의 반도체 장치와,
    상기 반도체 장치에 데이터를 입력하기 위한 입력 수단과,
    상기 반도체 장치의 제어 하에서 화상 및 소리 중 적어도 한쪽을 출력하는 수단을 포함하는 것을 특징으로 하는 전자 기기.
  17. 제 1 항에 있어서,
    상기 제 1 불휘발성 메모리의 데이터를 일괄 소거에 의한 전소거 동작에 의해 소거하는 동시에, 상기 제 1 불휘발성 메모리에 대한 전소거 명령이 발행되었는지의 여부에 근거하여, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출하고, 상기 제 1 불휘발성 메모리의 데이터 판독 금지를 해제하는 것을 특징으로 하는 반도체 장치.
  18. 제 1 항에 있어서,
    상기 제 1 불휘발성 메모리의 데이터를, 어드레스를 지정하여 페이지 단위 및 블록 단위 중 어느 한쪽으로 소거하는 동시에, 상기 제 1 불휘발성 메모리의 전어드레스의 데이터를 판독함으로써, 상기 제 1 불휘발성 메모리의 모든 데이터가 소거된 것을 검출하는 것을 특징으로 하는 반도체 장치.
  19. 제 1 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    반도체 장치의 전원 온 시에 상기 제 2 불휘발성 메모리의 기억 내용을 판독하고, 판독된 기억 내용에 근거하여 상기 제 1 불휘발성 메모리의 데이터 판독을 금지하는지의 여부를 판단하는 것을 특징으로 하는 반도체 장치.
  20. 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 판독 금지 수단이,
    상기 제 2 불휘발성 메모리를 복수 포함하며, 상기 복수의 제 2 불휘발성 메모리의 출력 신호 중 적어도 하나가 판독 금지의 설정으로 되어 있는 경우에, 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 금지하는 것을 특징으로 하는 반도체 장치.
  21. 제 1 항, 제 2 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 판독 금지 수단이,
    상기 제 1 불휘발성 메모리의 데이터를 출력하기 위한 출력 버퍼를 제어함으로써, 해당 데이터의 외부로부터의 판독을 금지하는 것을 특징으로 하는 반도체 장치.
  22. 제 1 항, 제 2 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 판독 금지 수단이,
    상기 제 1 불휘발성 메모리의 데이터를 외부로 판독해 내기 위한 외부 판독 제어 회로를 제어함으로써, 해당 데이터의 외부로부터의 판독을 금지하는 것을 특징으로 하는 반도체 장치.
  23. 제 1 항, 제 2 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 불휘발성 메모리에 기억되는 데이터에 근거하여 CPU 및 논리 기능 블록 중 어느 하나가 동작하는 통상 동작 모드에 있어서는, 상기 제 1 불휘발성 메모리의 데이터 판독 금지가 설정되어 있더라도 상기 CPU, 상기 논리 기능 블록에 의한 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 허가하며,
    상기 통상 동작 모드 이외의 모드에 있어서는, 상기 제 1 불휘발성 메모리의 데이터 판독 금지가 해제되어 있는 것을 조건으로서 상기 제 1 불휘발성 메모리로부터의 데이터 판독을 허가하는 것을 특징으로 하는 반도체 장치.
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