JP5730034B2 - 半導体装置 - Google Patents
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Description
(付記1)
不揮発性メモリと、該不揮発性メモリに対するデータの受け渡しを行うインターフェイスと、を有する半導体装置であって、前記インターフェイスは、
予め設定された複数のセキュリティーコードおよび前記不揮発性メモリの特定エリアに書き込まれたロックコードに従って、前記不揮発性メモリに書き込まれたデータのセキュリティーレベルを制御するセキュリティー論理部を有することを特徴とする半導体装置。
付記1に記載の半導体装置において、
前記セキュリティーコードは、第1セキュリティーコードおよび第2セキュリティーコードを含み、
前記セキュリティー論理部は、
前記半導体装置の試験を行う試験モードにおいて、前記第1セキュリティーコードが前記ロックコードに一致すればセキュリティーをオンして不一致ならばオフし、
前記半導体装置を使用する通常モードにおいて、前記第2セキュリティーコードが前記ロックコードに一致すればセキュリティーをオフして不一致ならばオンすることを特徴とする半導体装置。
付記2に記載の半導体装置において、
前記セキュリティーコードは、さらに、第3セキュリティーコードを含み、
前記セキュリティー論理部は、前記試験モードにおいて、前記第1セキュリティーコードが前記ロックコードに不一致で、前記第3セキュリティーコードが前記ロックコードに一致すれば、セキュリティーを、一部機能を除いてオンし、不一致ならばオフすることを特徴とする半導体装置。
付記3に記載の半導体装置において、
前記セキュリティー論理部は、前記試験モードにおいて、前記第1セキュリティーコードが前記ロックコードに不一致で、前記第3セキュリティーコードが前記ロックコードに一致したとき、予め定められた機能のみを実行可能にすることを特徴とする半導体装置。
付記4に記載の半導体装置において、
前記予め定められた機能は、前記半導体装置の不良解析において、初期解析用のコマンドにより実行される機能であることを特徴とする半導体装置。
付記3〜5のいずれか1項に記載の半導体装置において、
前記第2セキュリティーコードは、前記不揮発性メモリを全消去したときのデータに対応するコードを含むことを特徴とする半導体装置。
付記6に記載の半導体装置において、
前記第1セキュリティーコードおよび前記第3セキュリティーコードは、前記不揮発性メモリを全消去したときのデータに対応するコードとは異なるコードになっていることを特徴とする半導体装置。
付記3〜5のいずれか1項に記載の半導体装置において、
前記第2セキュリティーコードは、前記半導体装置の出荷前試験で使用する試験パターンに対応するコードを含むことを特徴とする半導体装置。
付記8に記載の半導体装置において、
前記第1セキュリティーコードおよび前記第3セキュリティーコードは、前記半導体装置の出荷前試験で使用する試験パターンに対応するコードとは異なるコードになっていることを特徴とする半導体装置。
付記1〜9のいずれか1項に記載の半導体装置において、
前記通常モードから前記試験モードへのモード切り換えは、予め定められたコードを外部から入力することにより実行されることを特徴とする半導体装置。
付記1〜10のいずれか1項に記載の半導体装置において、
前記特定エリアは、前記不揮発性メモリのアドレス空間の中で最後に消去される領域であることを特徴とする半導体装置。
付記11に記載の半導体装置において、
前記不揮発性メモリは、複数のバンクを有し、
前記特定エリアは、前記複数のバンクの中で最後に消去されるバンクに含まれることを特徴とする半導体装置。
付記1〜12のいずれか1項に記載の半導体装置において、
前記セキュリティーコードは、前記半導体装置の製造時におけるマスク焼き込み、または、電源クランプによって、前記インターフェイスに予め設定されることを特徴とする半導体装置。
付記1〜13のいずれか1項に記載の半導体装置において、
起動後のセキュリティーは、デフォルトでオン状態になっていることを特徴とする半導体装置。
付記1〜14のいずれか1項に記載の半導体装置において、さらに、
CPUを有し、
前記不揮発性メモリに書き込まれたデータは、前記CPUを制御して所定の機能を実現するプログラムコードであることを特徴とする半導体装置。
11 不揮発性メモリ(eNVM)
12 インターフェイス(I/F)
13 CPU(Central Processing Unit)
14 オンチップデバッガ(OCD:On Chip Debugger)
15 入出力部(I/O)
16 ポートマルチプレクサ
20 セキュリティー論理部
21 データマスク部
22 セキュリティー制御部
23 マルチプレクサ
211 コマンドマスク論理部
212 読み出しデータマスク論理部
Claims (10)
- 不揮発性メモリと、該不揮発性メモリに対するデータの受け渡しを行うインターフェイスと、を有する半導体装置であって、前記インターフェイスは、
予め設定された複数のセキュリティーコードと、前記不揮発性メモリの特定エリアに書き込まれたロックコードと、前記半導体装置の試験を行う試験モード及び前記半導体装置を使用する通常モードのいずれかのモードとに従って、前記不揮発性メモリに書き込まれたデータのセキュリティーレベルを制御するセキュリティー論理部を有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記セキュリティーコードは、第1セキュリティーコードおよび第2セキュリティーコードを含み、
前記セキュリティー論理部は、
前記半導体装置の試験を行う試験モードにおいて、前記第1セキュリティーコードが前記ロックコードに一致すればセキュリティーをオンして不一致ならばオフし、
前記半導体装置を使用する通常モードにおいて、前記第2セキュリティーコードが前記ロックコードに一致すればセキュリティーをオフして不一致ならばオンすることを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
前記セキュリティーコードは、さらに、第3セキュリティーコードを含み、
前記セキュリティー論理部は、前記試験モードにおいて、前記第1セキュリティーコードが前記ロックコードに不一致で、前記第3セキュリティーコードが前記ロックコードに一致すれば、セキュリティーを、一部機能を除いてオンし、不一致ならばオフすることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記セキュリティー論理部は、前記試験モードにおいて、前記第1セキュリティーコードが前記ロックコードに不一致で、前記第3セキュリティーコードが前記ロックコードに一致したとき、予め定められた機能のみを実行可能にすることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記予め定められた機能は、前記半導体装置の不良解析において、初期解析用のコマンドにより実行される機能であることを特徴とする半導体装置。 - 請求項1〜5のいずれか1項に記載の半導体装置において、
前記特定エリアは、前記不揮発性メモリのアドレス空間の中で最後に消去される領域であることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記不揮発性メモリは、複数のバンクを有し、
前記特定エリアは、前記複数のバンクの中で最後に消去されるバンクに含まれることを特徴とする半導体装置。 - 請求項1〜7のいずれか1項に記載の半導体装置において、
前記セキュリティーコードは、前記半導体装置の製造時におけるマスク焼き込み、または、電源クランプによって、前記インターフェイスに予め設定されることを特徴とする半導体装置。 - 請求項1〜8のいずれか1項に記載の半導体装置において、
起動後のセキュリティーは、デフォルトでオン状態になっていることを特徴とする半導体装置。 - 請求項1〜9のいずれか1項に記載の半導体装置において、さらに、
CPUを有し、
前記不揮発性メモリに書き込まれたデータは、前記CPUを制御して所定の機能を実現するプログラムコードであることを特徴とする半導体装置。
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