CN201066587Y - 数据写入存储器的装置 - Google Patents

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CN201066587Y CNU2007201549030U CN200720154903U CN201066587Y CN 201066587 Y CN201066587 Y CN 201066587Y CN U2007201549030 U CNU2007201549030 U CN U2007201549030U CN 200720154903 U CN200720154903 U CN 200720154903U CN 201066587 Y CN201066587 Y CN 201066587Y
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Abstract

本实用新型提供一种数据写入存储器的装置，其中该存储器包括多个存储阵列，每一存储阵列包括多个存储单元，该数据被分成多个片段，该装置包括：一控制装置，用以将该多个片段依序写入该多个存储阵列的多个存储单元中的第一个存储单元，当该多个存储阵列的多个存储单元中的第一个存储单元写满后，开始写入该多个存储阵列的多个存储单元中的第二个存储单元，并以此类推，完成所有该多个片段写入该存储器的动作。本实用新型所述的数据写入存储器的装置，不但能加快数据被写入SDRAM的速度，提升效率之外，也能有效的节省暂存装置的使用，以节省成本，达到改善数据写入SDRAM功效的目的。

Description

数据写入存储器的装置
技术领域
本实用新型相关于一种数据写入存储器的装置，尤指一种用于DMB-TH系统中，将数据写入SDRAM的装置。
背景技术
SDRAM中的存储空间通常会分成四个Bank，分别为Bank0、Bank1、Bank2和Bank3，在使用SDRAM记录数据时，连续的数据会被分别储存在四个Bank中，如图1所示，图1显示SDRAM的内部记录结构，SDRAM1的内部分成Bank0～Bank3四个存储阵列，其中每一个存储阵列皆包括多个存储单元，在传统上使用SDRAM存储数据的时候，通常会直接将数据依据Bank0～Bank3的顺序依序写入，当Bank0存储阵列写满之后，才写入Bank1存储阵列，依照这样的顺序将数据完全写入SDRAM中。
但是根据SDRAM的特性，依序将数据从Bank0依序写入至Bank3需要使用大量的buffer，以负荷在读取以及写入时大量数据的暂存，如此一来不但增加了硬件的负担，并且会使读取写入的效率不高，因此如何将数据更有效率的写入SDRAM成为重要的课题。
实用新型内容
本实用新型提供一种数据写入存储器的装置，其中该存储器包括多个存储单元，该多个存储单元排列成多个横列和多个纵列，该数据被分成多个片段，该装置包括：一控制装置，连接至该存储器，将该多个片段依序写入第一横列的该多个存储单元、第二横列的该多个存储单元并以此类推，直到完成所有该多个片段写入该存储器的动作。
本实用新型所述的数据写入存储器的装置，其中该存储器包括四个存储阵列，分别为第一存储阵列、第二存储阵列、第三存储阵列及第四存储阵列，每一存储阵列分别包括十三个存储单元。
本实用新型所述的数据写入存储器的装置，该装置用于DMB-TH系统中。
本实用新型所述的数据写入存储器的装置，不但能加快数据被写入SDRAM的速度，提升效率之外，也能有效的节省暂存装置的使用，以节省成本，达到改善数据写入SDRAM功效的目的。
附图说明
图1显示SDRAM的内部记录结构；
图2显示本实用新型较佳实施例的数据写入存储器的装置。结构图；
图3显示本实用新型较佳实施例的存储器数据结构图；
图4显示本实用新型较佳实施例的将数据写入存储器的步骤方块图。
具体实施方式
请参阅图2，图2显示本实用新型较佳实施例的数据写入存储器的装置结构图，如图2所示，数据写入存储器的装置2包括第一缓冲装置21、第二缓冲装置22，控制装置23以及存储器24。第一缓冲装置21、第二缓冲装置22相互连接，并连接至控制装置23，用以读取数据并将数据暂存直到控制装置23处理，控制装置23连接至存储器24，用以将该数据分割成多个片段，并根据第一缓冲装置21、第二缓冲装置22暂存的数据顺序，依序将数据写入至存储器24之中。
请参考图3，图3显示本实用新型较佳实施例的存储器数据结构图，如图3所示，其中，存储器24包括四个存储阵列，分别为第一存储阵列Bank0、第二存储阵列Bank1、第三存储阵列Bank2及第四存储阵列Bank3，每个存储阵列分别包括十三个存储单元，因此总共有4×13＝52，五十二个存储单元，分别为Branch0～Branch51。其中Branch0为Bank0的第一个存储单元，Branch1为Bank1的第一个存储单元，Branch2为Bank2的第一个存储单元，Branch3为Bank4的第一个存储单元，接下来Branch4为Bank0的第二个存储单元并以此类推，因此第一个存储阵列Bank0包括存储单元Branch4X(0≤X＜13，X为正整数)；Bank1包括存储单元Branch4X+1；Bank2包括存储单元Branch4X+2；Bank3包括存储单元Branch4X+3；当控制装置23将数据写入存储器24中时，会将数据从Branch0、Branch1、Branch2、Branch3…Branch51等按照横列排序依序写入，也就是说，控制装置23会控制数据不会将Bank0写满后才写入Bank1，而是依照的Bank0→Bank1→Bank2→Bank3→Bank0…的横列顺序写入，每一个存储阵列一次仅写入一个存储单元的数据，以符合存储器的特性，加快读取以及写入的效率。
在本实施例中，第一缓冲装置21、第二缓冲装置22皆为以可同时暂存四组20位(bit)数据的先进先出(FIFO(first in firstout))缓冲器较佳，但不以此为限。其中第一缓冲装置21读取四组20bit的数据，分别经由控制器写入存储阵列Bank0～Bank3的第一个存储单元Branch0、Branch1、Branch2以及Branch3，由于一个存储单元所储存的存储容量约为20bit，第一暂存装置21一次可以暂存写入四个存储单元的数据，在第一暂存装置21暂存的数据被写入存储器时，第二暂存装置22同时读取四组20bit的数据并暂存在第二暂存装置22中，等到第一暂存装置21的数据写入存储器后，并接着依序将第二暂存装置22暂存的数据写入存储单元Branch4、Branch5、Branch6以及Branch7，也就是存储阵列Bank0～Bank3的第二个存储单元，以下第一暂存装置21暂存将写入逻辑阵列Bank0～Bank3的第一个、第三个、第五个……第十三个存储单元的数据，第二缓冲装置22暂存将写入逻辑阵列Bank0～Bank3的该第二个、第四个、第六个……第十二个存储单元的数据，并且当第一缓冲装置21进行写入动作时，第二缓冲装置22可同时进行读取的动作，使整个数据写入存储器的动作并不会受到影响，可以持续的运作，因此整个装置可称为ReadWrite4Banks。
在本实用新型较佳实施例中，存储器24可为一SDRAM，并且该装置用于DMB-TH系统中，但不以此为限。
请再参阅图4，其显示本实用新型较佳实施例的将数据写入存储器的步骤方块图，如图4所示，当开始进行将数据写入存储器24的动作(S1)时，数据会被分割读取并暂存在第一缓冲装置21中(S2)，接着控制装置23会控制第一缓冲装置21中暂存的数据依序写入存储单元Branch0～Branch3(S31)，同时数据会被分割读取并暂存在第二缓冲装置22中(S32)，接着数据会被分割读取并暂存在第一缓冲装置21中(S41)，而控制装置23会控制第二缓冲装置22中暂存的数据依序写入存储单元Branch4～Branch7(S42)，以此顺序往下进行，一直到控制装置23控制第二缓冲装置22中暂存的数据依序写入存储单元Branch44～Branch47(S82)，以及控制第一缓冲装置21中暂存的数据依序写入存储单元Branch48～Branch51(S9)后，完成数据写入存储器24的动作(S10)。
本实用新型利用SDRAM的特性，将数据依序写入SDRAM中，不但能加快数据被写入SDRAM的速度，提升效率之外，也能有效的节省暂存装置的使用，以节省成本，达到改善数据写入SDRAM功效的目的。
以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因此本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
Bank0：第一存储阵列
Bank1：第二存储阵列
Bank2：第三存储阵列
Bank3：第四存储阵列
21：第一缓冲装置
22：第二缓冲装置
23：控制装置
24：存储器
Branch0～51：存储单元
S1～S82：方法步骤
1：SDRAM

Claims (3)

1.一种数据写入存储器的装置，其特征在于，该存储器包括多个存储单元，该多个存储单元排列成多个横列和多个纵列，该数据被分成多个片段，该装置包括：一控制装置，连接至该存储器，用以将该多个片段依序写入第一横列的该多个存储单元、第二横列的该多个存储单元并以此类推，直到完成所有该多个片段写入该存储器的动作。
2.根据权利要求1所述的数据写入存储器的装置，其特征在于，该存储器包括四个存储阵列，分别为第一存储阵列、第二存储阵列、第三存储阵列及第四存储阵列，每一存储阵列分别包括十三个存储单元。
3.根据权利要求1所述的数据写入存储器的装置，其特征在于，该装置用于DMB-TH系统中。
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