JP2006040073A - 集積回路およびそのアクセス制御方法 - Google Patents

Abstract

【課題】製造者以外の第三者による記憶手段への読み出しを制限し、プログラムやデータの秘匿性および安全性を確保することができる集積回路およびそのアクセス制御方法を提供する。
【解決手段】マイクロコンピュータ１０１に内蔵されて外部から与えられる通信データ２０２により制御される記憶手段１０３からデータを読み出す際には、記憶手段１０３を全てクリアする場合にのみ通信データ２０２による読み出しを可能とし、記憶手段１０３に少なくとも一つのデータが書き込まれているときには、通信データ２０２による読み出しを禁止とする。
【選択図】図３

Description

本発明は、不揮発性メモリ（フラッシュメモリ）等の記憶手段を内蔵し、その記憶手段への外部からのデータ読み出し等のアクセスを制御する集積回路およびそのアクセス制御方法に関するものである。

従来から、不揮発性メモリ（フラッシュメモリ）等の記憶手段を内蔵し、その記憶手段への外部からのデータ読み出し等のアクセスを制御する集積回路の一つとして、マイクロコンピュータがあり、このマイクロコンピュータは、パーソナルコンピュータ等の情報機器だけでなく、映像や音声を扱うＡＶ機器や、冷蔵庫、洗濯機等の白物家電製品等の各種制御用とに採用され、組み込み機器向けマイクロコンピュータとして幅広い商品に搭載されてきている。その中で、マイクロコンピュータに実装するプログラムや各種データは、市場での競争激化に伴い年々膨大化し、かつ開発期間の短縮が求められてきている。

一方、マイクロコンピュータは、半導体の製造プロセスを用いて製造されるため、製造開始から完成までに長い時間がかり、プログラムもその製造プロセスの途中で使用される固定値として作成する必要があったため、プログラムに修正が発生した場合は、製造した多数のマイクロコンピュータのチップが無駄になったり、変更に伴う作り直しで完成時期が大きく遅延したりするということが発生していた。

これに対し、マイクロコンピュータに内蔵された記憶手段に対して、プログラムやデータ等を、製造プロセスの途中で使用される固定値として作成するのではなく、フラッシュメモリ等の不揮発性メモリを実装したマイクロコンピュータを製造して、その完成後に不揮発性メモリにプログラムやデータ等を書き込むという手法をとることにより、上記のようなリスクを回避する方法が提案されている。しかし、単純に、プログラムやデータが書き込まれた不揮発性メモリを、マイクロコンピュータに実装して使用すると、そのプログラムやデータの機密性がもてなかった。

このため、マイクロコンピュータ（例えば、特許文献１を参照）として、例えば、汎用ＰＲＯＭライター上でのデータコピーを防止し、専用ＲＯＭライターでの読み出しを禁止できるものがある。

このような従来の集積回路の一つであるマイクロコンピュータについて、図１を用いて以下に説明する。
図１は従来の記憶手段を内蔵したマイクロコンピュータの構成を示すブロック図であり、標準的なフラッシュメモリをマイクロコンピュータ内に配置した構成例である。図１において、１０１はマイクロコンピュータであり、１０３はマイクロコンピュータ１０１に内蔵された不揮発性メモリ（フラッシュメモリ）からなる記憶手段である。この記憶手段１０３は、アドレス１０５、データ１０６、書き込み信号１０７、および読み出し信号１０８により読み書きされる。この場合、不揮発性メモリをマイクロコンピュータに内蔵させることにより、汎用ＰＲＯＭライター上でのデータコピーを防止し、専用ＲＯＭライターでの読み出しを禁止できるようにしている。

また、他のマイクロコンピュータ（例えば、特許文献２を参照）として、例えば、不揮発性メモリにアクセス制限機能を設けたり、またパスワード方式とすることにより、データの読み出しを禁止および許可し、データを誰でもが自由にコピーすることが防止できるものがある。

このような従来の集積回路の一つであるマイクロコンピュータについて、図２を用いて以下に説明する。
図２は従来の記憶手段を内蔵したマイクロコンピュータの構成を示すブロック図であり、ＥＥＰＲＯＭなどで端子数が少ないとき、シリアル通信データ（３本）で通信する場合の構成例である。図２において、２０１は記憶手段通信データ作成回路であり、マイクロコンピュータ１０１外の通信手段（図示せず）からのシリアル通信用の通信データ２０２を、アドレス１０５、データ１０６、書き込み信号１０７、および読み出し信号１０８に変換する。そして、記憶手段１０３は、アドレス１０５、データ１０６、書き込み信号１０７、および読み出し信号１０７により読み書きされる。この場合、不揮発性メモリにアクセス制限機能を設けたり、またパスワード方式としてデータの読み出しを禁止および許可することにより、データを誰でもが自由にコピーすることを防止できるようにしている。
特開平５−２４１９６７号公報（段落００１１〜００１２、図１） 特開平１１−２３２８８４号公報（段落００２５〜００３５、図１）

しかしながら上記に示す従来の集積回路のような記憶手段読み出し回路を搭載したマイクロコンピュータでは、書き込まれたプログラムやデータは、本来の製造者だけでなく、マイクロコンピュータの仕様、または、読み出しを制限させているパスワードを入手すれば第三者が読み出しや書き込みを行うことが可能であった。

そのため、膨大な費用と期間をかけて開発したプログラムやデータをコピーして無断使用されたり、悪意を持ってプログラムやデータの一部を書き換えたりすることで製造者の意図と異なるプログラムやデータに変更される可能性がある。

このように、製造者以外の第三者による記憶手段への読み出しを制限することができず、プログラムやデータの秘匿性および安全性を確保することができないという問題点を有していた。

本発明は、上記従来の問題点を解決するもので、製造者以外の第三者による記憶手段への読み出しを制限し、プログラムやデータの秘匿性および安全性を確保することができる集積回路およびそのアクセス制御方法を提供する。

上記の課題を解決するために、本発明の請求項１記載の集積回路は、記憶手段を有する集積回路であって、外部からの信号を入力及び外部へ信号を出力するための入出力部を備え、前記記憶手段にデータを記憶している場合は、前記入出力部を用いた外部からの前記記憶手段へのアクセスを不可能に制御する構成としたことを特徴とする。

また、本発明の請求項２記載の集積回路は、請求項１記載の集積回路であって、前記記憶手段に記憶されているデータを消去するための消去信号が前記入出力部を介して入力された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御する構成としたことを特徴とする。

また、本発明の請求項３記載の集積回路は、請求項１記載の集積回路であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御する構成としたことを特徴とする。

また、本発明の請求項４記載の集積回路は、請求項１記載の集積回路であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御する構成としたことを特徴とする。

また、本発明の請求項５記載の集積回路は、請求項１記載の集積回路であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する構成としたことを特徴とする。

また、本発明の請求項６記載の集積回路は、請求項１記載の集積回路であって、前記外部から、前記記憶手段へのアクセスを不可能にするための制御信号が入力された後に、前記記憶手段にデータが記憶されている場合は、前記外部からの前記記憶手段へのアクセスを不可能に制御する構成としたことを特徴とする。

また、本発明の請求項７記載の集積回路は、請求項１記載の集積回路であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御する制御手段を備えた構成としたことを特徴とする。

また、本発明の請求項８記載の集積回路は、請求項１記載の集積回路であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する制御手段を備えた構成としたことを特徴とする。

また、本発明の請求項９記載の集積回路は、請求項１記載の集積回路であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号により消去する前記記憶手段内のデータのアドレス及び前記書き込み信号により書き込まれる前記記憶手段内のデータのアドレスを管理し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する制御手段を備えた構成としたことを特徴とする。

また、本発明の請求項１０記載の集積回路は、請求項７から請求項９のいずれかに記載の集積回路であって、前記制御手段は、有効化信号が入力されるまでは前記記憶手段にデータが記憶されているかの有無に限らず、前記入出力部を介して前記外部からの前記記憶手段へのアクセスを不可能にする制御を行わず、前記有効化信号が入力された後は前記記憶手段にデータが記憶されている場合には、前記入出力部を介して前記外部からの前記記憶手段へのアクセスを不可能にする制御を行う構成としたことを特徴とする。

また、本発明の請求項１１記載の集積回路は、請求項７記載の集積回路であって、前記制御手段は、前記全消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御する構成としたことを特徴とする。

また、本発明の請求項１２記載の集積回路は、請求項８または請求項９記載の集積回路であって、前記制御手段は、前記一回又は複数回の一部消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御する構成としたことを特徴とする。

また、本発明の請求項１３記載の集積回路のアクセス制御方法は、集積回路に内蔵された記憶手段へのアクセスを制御する集積回路のアクセス制御方法であって、前記集積回路の外部からの信号を入力するとともに前記外部へ信号を出力するための入出力部を用いて、前記外部から前記記憶手段へアクセスする際に、前記記憶手段にデータを記憶している場合は、前記入出力部を用いた前記記憶手段へのアクセスを不可能に制御する方法としたことを特徴とする。

また、本発明の請求項１４記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されているデータを消去するための消去信号が前記入出力部を介して入力された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御する方法としたことを特徴とする。

また、本発明の請求項１５記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御する方法としたことを特徴とする。

また、本発明の請求項１６記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御する方法としたことを特徴とする。

また、本発明の請求項１７記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する方法としたことを特徴とする。

また、本発明の請求項１８記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記外部から、前記記憶手段へのアクセスを不可能にするための制御信号が入力された後に、前記記憶手段にデータが記憶されている場合は、前記外部からの前記記憶手段へのアクセスを不可能に制御する方法としたことを特徴とする。

また、本発明の請求項１９記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御する方法としたことを特徴とする。

また、本発明の請求項２０記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する方法としたことを特徴とする。

また、本発明の請求項２１記載の集積回路のアクセス制御方法は、請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号により消去する前記記憶手段内のデータのアドレス及び前記書込信号により書き込まれる前記記憶手段内のデータのアドレスを管理し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する方法としたことを特徴とする。

また、本発明の請求項２２記載の集積回路のアクセス制御方法は、請求項１９から請求項２１のいずれかに記載の集積回路のアクセス制御方法であって、有効化信号が入力されるまでは前記記憶手段にデータが記憶されているかの有無に限らず、前記入出力部を介して前記外部から前記記憶手段へのアクセスを不可能にする制御を行わず、前記有効化信号が入力された後は前記記憶手段にデータが記憶されている場合には、前記入出力部を介して前記外部から前記記憶手段へのアクセスを不可能にする制御を行う方法としたことを特徴とする。

また、本発明の請求項２３記載の集積回路のアクセス制御方法は、請求項１９記載の集積回路のアクセス制御方法であって、前記全消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御する方法としたことを特徴とする。

また、本発明の請求項２４記載の集積回路のアクセス制御方法は、請求項２０または請求項２１記載の集積回路のアクセス制御方法であって、前記一回又は複数回の一部消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御する方法としたことを特徴とする。

以上により、記憶手段内のデータを全て消去するための全消去信号が入力されるか、または一部のデータを消去する一部消去信号が一または複数入力されることで、記憶手段内のデータが全て消去される場合にのみ、記憶手段へのアクセスを可能にすることができる。

また、集積回路の開発段階においてのみ、制御回路を活性化する有効化信号を入力することを可能にすることができる。
また、本発明の請求項２５記載の集積回路は、請求項１から請求項１２のいずれかに記載の集積回路であって、前記記憶手段は読み書き可能な不揮発性メモリであることを特徴とする。

また、本発明の請求項２８記載の集積回路のアクセス制御方法は、請求項１３から請求項２４のいずれかに記載の集積回路のアクセス制御方法であって、前記記憶手段を読み書き可能な不揮発性メモリとする方法としたことを特徴とする。

これらの構成および方法によれば、記憶手段を不揮発性メモリで構成しているので、電源が途絶えようと、記憶手段のデータを保持できる。
また、本発明の請求項２６記載の集積回路は、請求項４、５、８、９、１０、１２、２５のいずれかに記載の集積回路であって、前記ブロッククリア条件判定回路は不揮発性メモリで構成されていることを特徴とする。

また、本発明の請求項２９記載の集積回路のアクセス制御方法は、請求項１６、１７、２０、２１、２２、２３、２４、２８のいずれかに記載の集積回路のアクセス制御方法であって、前記ブロッククリア条件判定回路を不揮発性メモリで構成する方法としたことを特徴とする。

これらの構成および方法によれば、ブロッククリア条件判定回路の状態を保持できるので、電源が途絶えようと、記憶手段からのデータの読み出しが行え、かつ、第三者による記憶手段への読み出しを制限することにより、プログラムやデータの秘匿性、安全性を確保することができる。

また、本発明の請求項２７記載の集積回路は、請求項１０、２５、２６のいずれかに記載の集積回路であって、前記遅延回路は不揮発性メモリで構成されていることを特徴とする。

また、本発明の請求項３０記載の集積回路のアクセス制御方法は、請求項２２、２３、２８、２９のいずれかに記載の集積回路のアクセス制御方法であって、前記遅延回路を不揮発性メモリで構成する方法としたことを特徴とする。

これらの構成および方法によれば、遅延回路の状態を保持でき、電源が途絶えようと、記憶手段からの有効なデータの読み出しが行え、かつ、第三者による記憶手段への読み出しを制限することにより、プログラムやデータの秘匿性、安全性を確保することができる。

以上のように本発明によれば、記憶手段内のデータを全て消去するための全消去信号が入力されるか、または一部のデータを消去する一部消去信号が一または複数入力されることで、記憶手段内のデータが全て消去される場合にのみ、記憶手段へのアクセスを可能にすることができる。

そのため、簡易な構成により、外部から記憶手段への不正なデータアクセスを防ぐことができ、製造者以外の第三者による記憶手段への読み出しを制限し、プログラムやデータの秘匿性および安全性を確保することができるとともに、外部から記憶手段へのアクセスの可否状態を基に記憶手段内にデータが存在するかどうかを、容易に確認することができる。

また、集積回路の開発段階においてのみ、制御回路を活性化する有効化信号を入力することを可能にすることができる。
そのため、集積回路の開発段階においては、容易に、有効化信号を入力して制御回路を活性化することができ、記憶手段内のデータの書き込み状態を、容易に確認することができる。

以下、本発明の実施の形態を示す集積回路およびそのアクセス制御方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の集積回路およびそのアクセス制御方法を説明する。

図３は本実施の形態１の集積回路の構成を示すブロック図である。図１１は本実施の形態１の集積回路のアクセス制御方法を示すタイミングチャートである。この集積回路は、図３に示すように、マイクロコンピュータ１０１であり、例えばフラッシュメモリからなる記憶手段１０３と、記憶手段通信データ作成回路３０６と、不揮発性メモリからなるクリア条件判定回路３０１と、読み出し信号制御回路３０２とを備える。

記憶手段１０３は、アドレス１０５、データ１０６、書き込み信号１０７を受信することでデータ書き込みを実現し、またアドレス１０５、内部読み出し信号３０５を受信することで読み出しを実現する機能を有する。記憶手段通信データ作成回路３０６は、外部の通信データ２０２を、記憶手段１０３の使用するアドレス１０５、データ１０６、書き込み信号１０７、読み出し信号１０８に変換し、データの通信を行うと共に、通信データ２０２より記憶手段１０３の全てのデータを消去するコマンドを認識したとき、クリア条件信号３０３を出力する。

クリア条件判定回路３０１は、クリア条件信号３０３を入力したとき、判定結果信号３０４を読み出し有効として出力し、書き込み信号１０７を入力したとき、判定結果信号３０４を読み出し禁止として出力し、クリア条件信号３０３及び書き込み信号１０７が無いときは判定結果信号３０４を変化させない。読み出し信号制御回路３０２は、判定結果信号３０４が読み出し禁止の時に、常に内部読み出し信号３０５を読み出し禁止とし、判定結果信号３０４が読み出し許可の時に、外部からの読み出し信号１０８を、内部読み出し信号３０５に変換して記憶手段１０３へ伝達することで、記憶手段１０３からの読み出しが可能となる。

これにより、通信データ２０２により記憶手段１０３を全てクリアする方法で消去した場合には読み出し可能とし、記憶手段１０３に少なくとも一つのデータが書き込まれているときには読み出し禁止とすることで、読み出しを禁止させることができる。

よって、マイクロコンピュータにおける全ブロッククリアを示すクリア条件信号３０３を判断することで、第三者による記憶手段１０３への読み出しを制限しプログラムやデータの秘匿性、安全性を確保することを実現できる。
（実施の形態２）
本発明の実施の形態２の集積回路およびそのアクセス制御方法を説明する。

図４は本実施の形態２の集積回路の構成を示すブロック図である。図７は本実施の形態２の集積回路のアクセス制御方法を示すタイミングチャートである。この集積回路は、図４に示すように、マイクロコンピュータ１０１であり、例えばフラッシュメモリからなる記憶手段１０３と、記憶手段通信データ作成回路４０５と、不揮発性メモリからなるブロッククリア条件判定回路４０１と、集計回路４０２と、読み出し信号制御回路３０２とを備える。

記憶手段１０３は、アドレス１０５、データ１０６、書き込み信号１０７を受信することでデータ書き込みを実現し、またアドレス１０５、内部読み出し信号３０７を受信することでデータ読み出しを実現する機能を有する。

記憶手段通信データ作成回路４０５は、外部の通信データ２０２と、記憶手段１０３の使用するアドレス１０５、データ１０６、書き込み信号１０７、および読み出し信号１０８とを変換し、記憶手段１０３との間でデータの通信を行うと共に、通信データ２０２を基に、記憶手段１０３内の全てのデータを消去するコマンド、または部分的なデータを消去するコマンドを認識したときは、消去される部分を示すブロッククリア条件信号４０３を出力する。

ブロッククリア条件判定回路４０１は、ブロッククリア条件信号４０３を入力したときには、指示された部分を読み出し有効として保持データ信号４０４を出力し、書き込み信号１０７を入力したときには、読み出し禁止として保持データ信号４０４を出力し、ブロッククリア条件信号４０３及び書き込み信号１０７が無いときは、保持データ信号４０４を変化させない。

集計回路４０２は、保持データ信号４０４を集計し、全てのデータが読み出し可能かを判定し、全てのデータが読み出し可能のときは読み出し有効として判定結果信号３０４を出力し、１つでも書き込みが残っている場合は、読み出し禁止として判定結果信号３０４を出力する。

読み出し信号制御回路３０２は、判定結果信号３０４が読み出し禁止の時、常に内部読み出し信号３０７を読み出し禁止とし、判定結果信号３０４が読み出し許可の時、外部からの読み出し信号１０８を内部読み出し信号３０７に変換し、記憶手段１０３へ伝達することで、記憶手段１０３からの読み出しが可能となる。

以上のように構成されたマイクロコンピュータについて、その動作を以下に説明する。
アドレス０から９９迄を１つ目のブロック、アドレス１００から１９９までを２つ目のブロックとする。アドレス０へデータが書き込まれた場合、書き込み信号１０７はブロッククリア条件判定回路４０１へ書き込みを通達する。ブロッククリア条件判定回路４０１は、書き込み信号１０７に従い、保持データ信号４０４でアドレス０から９９とアドレス１００から１９９をデータ有りとする。この保持データ信号４０４を基に、集計回路４０２は、書き込みが残っているので、読み出し禁止として判定結果信号３０４を出力する。

次に、ブロッククリア条件信号４０３にて、アドレス０から９９がクリアされたとする。ブロッククリア条件判定回路４０１は、相当する保持データ信号４０４のアドレス０から９９をクリアされている信号へ変更する。この場合、集計回路４０２はアドレス１００から１９９がデータ有りのため、判定結果信号３０４は読み出し禁止を続ける。

次に、ブロッククリア条件信号４０３にて、アドレス１００から１９９がクリアされたとする。ブロッククリア条件判定回路４０１は、相当する保持データ信号４０４のアドレス１００から１９９をクリアされている信号へ変更する。この結果、集計回路４０２は全てのデータがクリアされているとして判定結果信号３０４を読み出し許可へ変更する。

これにより、記憶手段通信データ作成回路４０５におけるブロッククリアを判断し、集計することで、部分毎に消去した場合においても、記憶手段からデータの読み出しが行え、第三者による記憶手段への読み出しを制限し、プログラムやデータの秘匿性および安全性を確保することが実現できる。少なくとも一つのデータが書き込まれているときには、読み出し禁止とすることで、読み出しを禁止させることができる。
（実施の形態３）
本発明の実施の形態３の集積回路およびそのアクセス制御方法を説明する。

図５は本実施の形態３の集積回路の構成を示すブロック図である。図８は本実施の形態３の集積回路のアクセス制御方法を示すタイミングチャートである。この集積回路は、図５に示すように、マイクロコンピュータ１０１であり、例えばフラッシュメモリからなる記憶手段１０３と、記憶手段通信データ作成回路４０５と、不揮発性メモリからなるブロッククリア条件判定回路５０１と、集計回路４０２と、読み出し信号制御回路３０２と、アドレス判定回路５０２とを備える。

記憶手段１０３は、アドレス１０５、データ１０６、書き込み信号１０７を受信することでデータ書き込みを実現し、またアドレス１０５、内部読み出し信号３０７を受信することでデータ読み出しを実現する機能を有する。

記憶手段通信データ作成回路４０５は、外部の通信データ２０２と、記憶手段１０３の使用するアドレス１０５、データ１０６、書き込み信号１０７、読み出し信号１０８とを変換し、データの通信を行うと共に、通信データ２０２を基に、記憶手段１０３内の全てのデータを消去するコマンド、または部分的なデータを消去するコマンドを認識したときは、消去される部分を示すブロッククリア条件信号４０３を出力する。

アドレス判定回路５０２は、アドレス１０５および書き込み信号１０７を入力し、どのアドレスが選択されたかをセレクト信号５０３として出力する。ブロッククリア条件判定回路５０１は、ブロッククリア条件信号４０３を入力したときには、指示された部分を読み出し有効として保持データ信号４０４を出力し、セレクト信号５０３を入力したときには、指示された部分を読み出し禁止として保持データ信号４０４を出力し、ブロッククリア条件信号４０３及び書き込み信号１０７が無いときには、保持データ信号４０４を変化させない。

集計回路４０２は、保持データ信号４０４を集計し、全てのデータが読み出し可能かを判定し、全てのデータが読み出し可能のときは、読み出し有効として判定結果信号３０４を出力し、１つでも書き込みが残っている場合は、読み出し禁止として判定結果信号３０４を出力する。

読み出し信号制御回路３０２は、判定結果信号３０４が読み出し禁止の時には、常に内部読み出し信号３０７を読み出し禁止とし、判定結果信号３０４が読み出し許可の時には、外部からの読み出し信号１０８を内部読み出し信号３０７に変換し、記憶手段１０３へ伝達することで、記憶手段１０３からのデータ読み出しが可能となる。

以上のように構成されたマイクロコンピュータについて、その動作を以下に説明する。
アドレス０から９９迄を１つ目のブロック、アドレス１００から１９９までを２つ目のブロックとする。アドレス１００へデータが書き込まれた場合、書き込み信号１０７とアドレス１０５はアドレス判定回路５０２へ通達される。アドレス判定回路５０２は、書き込み信号のタイミングで、セレクト信号５０３をアドレス１００から１９９に書き込み有りとして出力する。ブロッククリア条件判定回路５０１は、セレクト信号５０３に従い、保持データ信号４０４をアドレス１００から１９９にデータ有りとする。集計回路４０２は、保持データ信号４０４を基に、書き込みが残っているので読み出し禁止として判定結果信号３０４を出力する。

次に、ブロッククリア条件信号４０３にてアドレス１から９９がクリアされたとする。ブロッククリア条件判定回路５０１は、相当する保持データ信号４０４を、アドレス０から９９がクリアされている信号へ変更する。この場合、集計回路４０２はアドレス１００から１９９がデータ有りのため、判定結果信号３０４は読み出し禁止を続ける。

次に、ブロッククリア条件信号４０３にてアドレス１００から１９９がクリアされたとする。ブロッククリア条件判定回路５０１は、相当する保持データ信号４０４を、アドレス１００から１９９がクリアされている信号へ変更する。この結果、集計回路４０２は全てのデータがクリアされているとして、判定結果信号３０４を読み出し許可へ変更する。

次に、アドレス１００へデータが書き込まれた場合、書き込み信号１０７とアドレス１０５はアドレス判定回路５０２へ通達される。アドレス判定回路５０２は、書き込み信号のタイミングで、セレクト信号５０３をアドレス１００から１９９に書き込み有りとして出力する。ブロッククリア条件判定回路５０１は、セレクト信号５０３に従い、保持データ信号４０４をアドレス１００から１９９にデータ有りとする。集計回路４０２は、保持データ信号４０４を基に、書き込みが残っているので読み出し禁止として判定結果信号３０４を出力する。

その後は、ブロッククリア条件判定回路５０１は、相当する保持データ信号４０４としてアドレス０から９９がクリアされている信号の出力を継続する。この場合、集計回路４０２は、アドレス１００から１９９がデータ有りのため、判定結果信号３０４は読み出し禁止を続ける。

次に、ブロッククリア信号４０３にてアドレス１００から１９９がクリアされたとする。ブロッククリア条件判定回路５０１は、相当する保持データ信号４０４を、アドレス１００から１９９がクリアされている信号へ変更する。この結果、集計回路４０２は、全てのデータがクリアされているとして、判定結果信号３０４を読み出し許可へ変更する。

これにより、たとえば、実施の形態２では、アドレスブロック１と２がありアドレスブロック１を消去したあと、アドレスブロック２に書き込みを行うと、読み出しを可能にするためにはアドレスブロック１とアドレスブロック２を消去する必要があったが、実施の形態３では、アドレスブロック１と２がありアドレスブロック１を消去したあと、アドレスブロック２に書き込みを行うと、読み出しを可能にするためには、アドレスブロック２を消去するだけでよく、アドレスブロック１を消去する必要がない。

よって、この方法によれば、記憶手段にデータが有るときは読み出せず、かつ一部分に書き込みを行った後でもその部分をクリアすれば、全て消去したと判断し、読み出しが行え、プログラムやデータの秘匿性および安全性を確保することができる。

なお、図１０は本実施の形態３の集積回路であるマイクロコンピュータにおけるブロッククリア条件信号の状態を示すタイミングチャートであり、ブロッククリア条件信号は、一連のデータ１００〜１９９に対して消去を開始する時に出力されるのではなく、アドレス１９９が消去されたときにブロッククリアの意味を持つことで、ブロッククリア信号中の停電等により、クリアが正常に終了しない場合においては有効にならないため、全て正常に消去したあとでないと、読み出しができず、上記のようにクリアが正常に終了しない場合に対しても、プログラムやデータの秘匿性および安全性を確保することができる。
（実施の形態４）
本発明の実施の形態４の集積回路およびそのアクセス制御方法を説明する。

図６は本実施の形態４の集積回路の構成を示すブロック図である。図９は本実施の形態４の集積回路のアクセス制御方法を示すタイミングチャートである。この集積回路は、図６に示すように、マイクロコンピュータ１０１であり、例えばフラッシュメモリからなる記憶手段１０３と、記憶手段通信データ作成回路４０５と、不揮発性メモリからなるブロッククリア条件判定回路５０１と、アドレス判定回路５０２と、集計回路４０２と、フラッシュメモリからなる遅延回路６０１と、読み出し信号制御回路３０２とを備える。

記憶手段１０３は、アドレス１０５、データ１０６、書き込み信号１０７を受信することでデータ書き込みを実現し、またアドレス１０３、内部読み出し信号３０７を受信することで読み出しを実現する機能を有する。

記憶手段通信データ作成回路４０５は、外部の通信データ２０２と、記憶手段１０３の使用するアドレス１０５、データ１０６、書き込み信号１０７、読み出し信号１０８とを変換し、データの通信を行うと共に、通信データ２０２を基に、記憶手段１０３内の全てのデータを消去するコマンド、または、部分的なデータを消去するコマンドを認識したときは、消去される部分を示すブロッククリア条件信号４０３を出力する。アドレス判定回路５０２は、アドレス１０５および書き込み信号１０７を入力し、どのアドレスが選択されたかを、セレクト信号５０３として出力する。

ブロッククリア条件判定回路５０１は、ブロッククリア条件信号４０３を入力したときには、指示された部分を読み出し有効として保持データ信号４０４を出力し、セレクト信号５０３を入力したときには、指示された部分を読み出し禁止として保持データ信号４０４を出力し、ブロッククリア条件信号４０３及びセレクト信号５０３が無いときは、以前の状態を保持する。

集計回路４０２は、保持データ信号４０４を集計し、全てのデータが読み出し可能かを判定し、全てのデータが読み出し可能のときは読み出し有効として判定結果信号３０４を出力し、１つでも書き込みが残っている場合は、読み出し禁止として判定結果信号３０４を出力する。

遅延回路６０１は、判定結果信号３０４を入力し、外部から入力される有効化信号６０５に従い有効化指示があったときには、判定結果信号３０４を保持し、この判定結果信号３０４の状態に判定結果信号（２）６０４を更新する。読み出し信号制御回路３０２は、判定結果信号（２）６０４が読み出し禁止の時には、常に内部読み出し信号３０７を読み出し禁止とし、判定結果信号３０４が読み出し許可の時（判定結果信号（２）６０４が読み出し許可の時）には、外部からの読み出し信号１０８を、内部読み出し信号３０７に変換し、記憶手段１０３へ伝達することで、記憶手段１０３からの読み出しが可能となる。

これにより、例えば、図９に示すように、有効化信号６０３をセット（ＶＤＤ）にすると、生産工程において記憶手段１０３へデータを書き込み判定結果信号３０４をデータ有りとした後に、工程の進捗により有効化信号６０３をリセットにしても、判定結果信号（２）６０４が読み出し許可のままとなり読み出しが可能であり、工程を終了するときに電源を一度切ると、その以降は、記憶手段１０３にデータが存在する限り、有効化信号６０３をセット（ＶＤＤ）にしても、記憶手段１０３からの読み出しを不可能にすることができる。

よって、生産工程においてデータを読み込める状態（書き込み工程）である工程１では、データの書き込み後も読み出しが行え、また、生産工程においてデータの修正ができる状態（調整工程）である工程２では、データの修正（書き込み）が行え、データの修正完了後に有効化信号６０３をセット（ＶＤＤ）することにより読み出しを禁止することができ、このように一旦禁止された場合は、全てのデータを消去しないと読み出し禁止にすることができ、製品が市場に出た後は、プログラムやデータの秘匿性および安全性を確保することができる。

本発明の集積回路およびそのアクセス制御方法は、集積回路の製造者以外の第三者による記憶手段における読み出しを制限し、プログラムやデータの秘匿性、安全性を確保することができるもので、不揮発性メモリ（フラッシュメモリ）等の記憶手段を内蔵したマイクロコンピュータ等の半導体集積回路に適用できる。

従来の集積回路の構成例１を示すブロック図 従来の集積回路の構成例２を示すブロック図 本発明の実施の形態１の集積回路の構成を示すブロック図 本発明の実施の形態２の集積回路の構成を示すブロック図 本発明の実施の形態３の集積回路の構成を示すブロック図 本発明の実施の形態４の集積回路の構成を示すブロック図 本発明の実施の形態２の集積回路のアクセス制御方法を示すタイミングチャート 本発明の実施の形態３の集積回路のアクセス制御方法を示すタイミングチャート 本発明の実施の形態４の集積回路のアクセス制御方法を示すタイミングチャート 本発明の実施の形態３の集積回路のブロッククリア条件信号の状態を示すタイミングチャート 本発明の実施の形態１の集積回路のアクセス制御方法を示すタイミングチャート

符号の説明

１０１ マイクロコンピュータ
１０３ 記憶手段
１０５ アドレス
１０６ データ
１０７ 書き込み信号
１０８ 読み出し信号
２０１ 記憶手段通信データ作成回路
２０２ 通信データ
３０１ クリア条件判定回路
３０２ 読み出し信号制御回路
３０３ クリア条件信号
３０４ 判定結果信号
３０５ 内部読み出し信号
３０６ 記憶手段通信データ作成回路
４０１ ブロッククリア条件判定回路
４０２ 集計回路
４０３ ブロッククリア条件信号
４０４ 保持データ信号
４０５ 記憶手段通信データ作成回路
５０１ ブロッククリア条件判定回路
５０２ アドレス判定回路
５０３ セレクト信号
６０１ 遅延回路
６０４ 判定結果信号（２）
６０５ 有効化信号

Claims (30)

1. 記憶手段を有する集積回路であって、外部からの信号を入力及び外部へ信号を出力するための入出力部を備え、前記記憶手段にデータを記憶している場合は、前記入出力部を用いた外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路。
2. 請求項１記載の集積回路であって、前記記憶手段に記憶されているデータを消去するための消去信号が前記入出力部を介して入力された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路。
3. 請求項１記載の集積回路であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路。
4. 請求項１記載の集積回路であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路。
5. 請求項１記載の集積回路であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路。
6. 請求項１記載の集積回路であって、前記外部から、前記記憶手段へのアクセスを不可能にするための制御信号が入力された後に、前記記憶手段にデータが記憶されている場合は、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路。
7. 請求項１記載の集積回路であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御する制御手段を備えたことを特徴とする集積回路。
8. 請求項１記載の集積回路であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する制御手段を備えたことを特徴とする集積回路。
9. 請求項１記載の集積回路であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号により消去する前記記憶手段内のデータのアドレス及び前記書き込み信号により書き込まれる前記記憶手段内のデータのアドレスを管理し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御する制御手段を備えたことを特徴とする集積回路。
10. 請求項７から請求項９のいずれかに記載の集積回路であって、前記制御手段は、有効化信号が入力されるまでは前記記憶手段にデータが記憶されているかの有無に限らず、前記入出力部を介して前記外部からの前記記憶手段へのアクセスを不可能にする制御を行わず、前記有効化信号が入力された後は前記記憶手段にデータが記憶されている場合には、前記入出力部を介して前記外部からの前記記憶手段へのアクセスを不可能にする制御を行うことを特徴とする集積回路。
11. 請求項７記載の集積回路であって、前記制御手段は、前記全消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路。
12. 請求項８または請求項９記載の集積回路であって、前記制御手段は、前記一回又は複数回の一部消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路。
13. 集積回路に内蔵された記憶手段へのアクセスを制御する集積回路のアクセス制御方法であって、前記集積回路の外部からの信号を入力するとともに前記外部へ信号を出力するための入出力部を用いて、前記外部から前記記憶手段へアクセスする際に、前記記憶手段にデータを記憶している場合は、前記入出力部を用いた前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路のアクセス制御方法。
14. 請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されているデータを消去するための消去信号が前記入出力部を介して入力された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路のアクセス制御方法。
15. 請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路のアクセス制御方法。
16. 請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された場合は、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路のアクセス制御方法。
17. 請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されているデータの一部を消去するための一部消去信号が前記入出力部を介して一回又は複数回入力され、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路のアクセス制御方法。
18. 請求項１３記載の集積回路のアクセス制御方法であって、前記外部から、前記記憶手段へのアクセスを不可能にするための制御信号が入力された後に、前記記憶手段にデータが記憶されている場合は、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路のアクセス制御方法。
19. 請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御し、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力された後に、前記記憶手段に記憶されている全てのデータを消去するための全消去信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路のアクセス制御方法。
20. 請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路のアクセス制御方法。
21. 請求項１３記載の集積回路のアクセス制御方法であって、前記記憶手段に記憶されている一部のデータを消去するための一部消去信号が前記入出力部を介して入力されたこと、及び前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されたことを検知し、前記一部消去信号により消去する前記記憶手段内のデータのアドレス及び前記書込信号により書き込まれる前記記憶手段内のデータのアドレスを管理し、前記一部消去信号が前記入出力部を介して一回又は複数回入力されたことにより前記記憶手段の全てのデータが消去されたことを検知し、前記記憶手段に記憶されているデータが全て消去された後に、前記記憶手段にデータを書き込むための書き込み信号が前記入出力部を介して入力されていなければ、前記外部からの前記記憶手段へのアクセスを可能に制御することを特徴とする集積回路のアクセス制御方法。
22. 請求項１９から請求項２１のいずれかに記載の集積回路のアクセス制御方法であって、有効化信号が入力されるまでは前記記憶手段にデータが記憶されているかの有無に限らず、前記入出力部を介して前記外部から前記記憶手段へのアクセスを不可能にする制御を行わず、前記有効化信号が入力された後は前記記憶手段にデータが記憶されている場合には、前記入出力部を介して前記外部から前記記憶手段へのアクセスを不可能にする制御を行うことを特徴とする集積回路のアクセス制御方法。
23. 請求項１９記載の集積回路のアクセス制御方法であって、前記全消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路のアクセス制御方法。
24. 請求項２０または請求項２１記載の集積回路のアクセス制御方法であって、前記一回又は複数回の一部消去信号によって前記記憶手段内のデータが全て消去されるまで、前記外部からの前記記憶手段へのアクセスを不可能に制御することを特徴とする集積回路のアクセス制御方法。
25. 請求項１から請求項１２のいずれかに記載の集積回路であって、前記記憶手段は読み書き可能な不揮発性メモリであることを特徴とする集積回路。
26. 請求項４、５、８、９、１０、１２、２５のいずれかに記載の集積回路であって、前記ブロッククリア条件判定回路は不揮発性メモリで構成されていることを特徴とする集積回路。
27. 請求項１０、２５、２６のいずれかに記載の集積回路であって、前記遅延回路は不揮発性メモリで構成されていることを特徴とする集積回路。
28. 請求項１３から請求項２４のいずれかに記載の集積回路のアクセス制御方法であって、前記記憶手段を読み書き可能な不揮発性メモリとすることを特徴とする集積回路のアクセス制御方法。
29. 請求項１６、１７、２０、２１、２２、２３、２４、２８のいずれかに記載の集積回路のアクセス制御方法であって、前記ブロッククリア条件判定回路を不揮発性メモリで構成することを特徴とする集積回路のアクセス制御方法。
30. 請求項２２、２３、２８、２９のいずれかに記載の集積回路のアクセス制御方法であって、前記遅延回路を不揮発性メモリで構成することを特徴とする集積回路のアクセス制御方法。

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