JPH03232038A

JPH03232038A - 記憶装置及びデータ処理装置

Info

Publication number: JPH03232038A
Application number: JP2294162A
Authority: JP
Inventors: Yasuhide Fujiwara; 藤原　安英
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-12-20
Filing date: 1990-10-31
Publication date: 1991-10-16
Anticipated expiration: 2017-02-04
Also published as: FR2656127A1; US5212694A; KR910012972A; FR2656127B1; JP3253296B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電源電圧の変化により非アクテイブ状態に移
行するＲＡＭ　（随時読み出し書込み可能なメモリ）等
を有する記憶装置及びデータ処理装置に関し、更に詳細
には、電源電圧の不安定状態におけるＭＰＵ（マイクロ
プロセッサ）の書込み誤動作の発生に対して誤り書込み
を確率的に制限する書込み誤動作防止回路に関する。

〔従来の技術〕

従来、ワードプロセッサ、パーソナルコンピュータ、家
庭用ゲーム機などにおける半導体メモリとしてのＲＡＭ
には、例えばＳＲＡＭ（スタティツクＲＡＭ）が用いら
れ、主電源を遮断した後も２次電池などの補助電源で記
憶内容を保持できるバックアップ形のものが知られてい
る。第３図は従来のバックアップ形ＲＡＭを用いた半導
体記憶装置を示すブロック図である。同図に示す半導体
記憶装置１０は、通常のバックアップ形ＲＡＭ１２゜電
源電圧検出回路１４及び電源切り換えスイッチ１６から
構成されている。このバックアップ形ＲＡＭ１２は、マ
イクロプロセッサ（ＭＰＵ）２２を含む制御ブロック２
０からアドレスバスを介して転送されるアドレス信号の
入力するアドレス端子Ａ。〜Ａ、と、書込み時には制御
ブロック２０からデータバスを介して転送されるデータ
が入力し、読み出し時には制御ブロック２０−・デルタ
ハスを介してデータを出力する入出力端子Ｄ０〜Ｄ、（
データ端子）と、ＭＰｔＪ２０側からメモリチップの区
別のための第１のチップイネーブル（チップセレクト端
子）ＣＥＩと、デ・−夕の書込み又は読み出しの指示を
受は付けるリードライト端子Ｒ／Ｗと、通常５■の電源
電圧に接続される電源（高電位）端子ＶｆｌＤと、接地
電位（低電位）に接続される接地端子ｖｓｉと、書込み
読み出し可能の動作状態（アクティブ状態）とデータ内
容を保持する静止状態（非アクテイブ状態）とを区別す
るための第２のチップイネーブルＣＥ２と、を有してい
る。電源電圧検出回路１４は電源電圧■。の値を基準電
圧■い（約３．３〜４．５　）と比較し、電源電圧ｖｌ
ｌＤの値■８が基準電圧Ｖｔｈ以下になると電源切り換
え制御信号ＳＩを生成し、主電源たる電源電圧■。の遮
断によるバックアップ開始時点を検知するものである。

電源切り換えスイッチ１６は電源切り換え制御信号ＳＩ
の有無によりＲＡＭ１２の電源（高電位）端子■。を主
電源電圧■、側とバックアップ用２次電池Ｂ（約３Ｖ）
側とに切り換えるスイッチである。

例えば、パワースイッチＳＷの開成による主電源たる電
源電圧■。、が遮断すると、電源電圧検出回路１４がそ
の電圧低下を検知して電源切り換え制御信号Ｓｌを発生
する。これにより、電源切り換えスイッチ１６が切り換
わり、ＲＡＭ１２の電源端子ＶＤ＋１にはバックアップ
用２次電池Ｂの電圧が印加されると共に、ＲＡ、Ｍ１２
は低電力消費状態でデータを保持する静止状態に移行す
る。この静止状態では第２のチップイネーブル端子ＣＥ
２にＨレベルの電源切り換え信号Ｓ１が印加し続けてい
るため、データの書込み／読み出し動作は行われない。

バックアップ形ＲＡＭ１２は、電源を切断した場合の主
電源から補助電源への切替え時だけでなく、電源投入時
（パワースイッチＳＷの閉成時）の過渡電圧の発生時間
や定常使用時に発生する瞬間停電期間などの電圧不安定
時においてもデータ保持の静止状態となり得る。

〔発明が解決しようとする課題〕

多くの場合、ＲＡＭ１２へのデータの書込みはマイクロ
プロセッサ２２が行うが、電源電圧検出回路１４の基準
値Ｖいとマイクロプロセッサ２２の動作保証電圧範囲の
下限値ｖｉ７とは完全に一致している必要がある。しか
し、殊に半導体製造技術においては、基準値Ｖいや動作
保証電圧範囲の下限値■１．７にはチップ毎にバラツキ
があり、完全一致を取ることは不可能である。また当然
のことながら、電源電圧検出回路１４の検出電圧Ｖにの
精度も厳しく要求されるが、これも半導体製造技術の上
から比較的大きな誤差が伴う。これらは共に電圧検出値
の精度の如何に還元することができるが、例えば、基準
値■いが動作保証電圧範囲の下限値Ｖ　、ｉｎよりも高
ければ、電圧検出値が基準値Ｖｔｈと動作保証電圧範囲
の下限値Ｖ　ｍｉｎとの範囲にある場合は、マイクロプ
ロセッサ２２の正常動作が可能であるものの、ＲＡＭ１
２は静止状態に切り換わっているので、ＲＡＭ１２への
書込み動作は不可能である。逆に、基準値■いが動作保
証電圧範囲の下限値Ｖ　ｍ　ｉ、よりも低ければ、電圧
検出値が動作保証電圧範囲の下限値ｖ１，７と基準値■
いとの範囲にある場合は、マイクロプロセッサ２２の正
常動作の保証外であるにも拘わらず、ＲＡＭ１２は動作
状態のままであるから、マイクロプロセッサ２２の誤動
作が発生すると、そのまま誤ったデータがＲＡＭ１２へ
書き込まれてしまう、つまり、ＲＡＭ１２側の電源電圧
検出回路１４の電圧検出値がマイクロプロセッサ２２の
動作保証電圧範囲の下゛限値■ヨ、ｎより低いときには
、ＲＡＭ１２はアクティブ状態であるものの、マイクロ
プロセッサ２２の誤動作発生の確率が高く、−旦、マイ
クロプロセッサ２２の書込みの誤動作が発生すると、そ
の誤り書込みをＲＡＭ１２がそのまま許容する。誤り書
込みは一旦記憶されたデータの消失を意味するので、デ
ータ処理装置の信頼性の低下をもたらす。検出電圧が動
作保証電圧範囲の下限値Ｖ　ｍｉｎよりもずっと低く、
動作不能の値に至れば、勿論、マイクロプロセッサ２２
は機能しなくなるが、検出電圧が動作保証電圧範囲の下
限値ｖ１，７から動作不能の値までは、誤動作が確率的
にＯから１に増加すると考えられる。この誤動作の確率
密度は下限値Ｖ　、、ｉ　ｎと動作不能の値の差電圧が
小さければ大きく、大きければ小さい値となるが、何れ
にしても、確率的な誤動作の発生によって誤書込みが行
われる。

そこで、本発明は、上記問題点を解決するものであり、
その課題は、電源検出電圧の値がシステム（マイクロプ
ロセッサ′）の動作保証電圧範囲の下限値よりも低い場
合においてマイクロプロセッサの書込みの誤動作が発生
しても、ＲＡＭ側でこのＭＰＵによる誤り書込み動作を
確率的にチエツクした後、誤り書込み動作と判定したき
はその書込み動作を不能化するようにＲＡＭ自身を静止
状態に強制的に切り替えることで、誤った書込みの確率
を低減してシステムの信頼性を向上させた記憶装置を提
供することにある。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の講じた第１の手段
は、予め特定の参照データを記憶する読み出し専用の参
照レジスタと、マイクロプロセッサ側からデータバスを
介して転送されるデータを記憶する随時書込み読み出し
可能の第１の書込みテスト用レジスタと、該参照レジス
タ及び該書込みテスト用レジスタから読み出された参照
データと被参照データの一致／不一致を判別するテスト
書込み正誤判定手段と、電源電圧検出手段からの第１の
制御信号と該テスト書込み正誤判定手段の判定結果たる
第２の制御信号とに基づいて該状態選択端子に印加すべ
き状態選択信号を形成する状態選択制御手段を設けたも
のである。

また第１の書込みテスト用レジスタの外に、前記マイク
ロプロセッサ側からデータバスを介して転送されるデー
タを記憶する随時書込み読み出し可能の第２の書込みテ
スト用レジスタを設け、前記テスト書込み正誤判定手段
としては第２の書込みテスト用レジスタから読み出され
たデータを反転し、当該反転データと前記参照データと
の一致／不一致を判別するように構成しても良い。

更に、本発明の講じた第２の手段としては、参照レジス
タを設けずに、第１の書込みテスト用レジスタだけを設
けると共に、テスト書込み正誤判定手段の代わりに、第
１の書込みテスト用レジスタに書き込まれたデータを解
読するデコーダとを設けた構成を採用するものである。

ＲＡＭは一般に半導体メモリであるが、ＲＡＭだけがモ
ノリシックであっても良いし、書込み誤動作防止回路を
備えた記憶装置の全体がモノリシックの半導体集積回路
であっても良い。

本発明はまた、上記の構成に加えて、書込み動作前に特
定のデータを前記第１の書込みテスト用レジスタに書込
むと共に、書込み動作後に該特定データ以外のデータを
前記第１の書込みテスト用レジスタに書込む動作を実行
するようにしたマイクロプロセッサを用いたデータ処理
装置を提供する。

〔作用〕

電圧検出値■Ｘ　（実質的に電源電圧に等しい）がマイ
クロプロセッサの動作保証電圧範囲の下限値Ｖ　ｓｉｎ
と電源電圧検出回路の基準値Ｖいとの範囲にある場合は
、これはマイクロプロセッサの正常動作の保証外である
にも拘わらず、ＲＡＭ自身は書込み読み出し可能の動作
状態のままである。

このため、従来と同様に、マイクロプロセッサの書込み
の誤動作が発生する危険があるが、マイクロプロセッサ
の正常な書込み動作と誤動作をＲＡＭ側で判定するため
、書込み動作時においてはまず参照データと等しい被参
照データの送出をマイクロプロセッサに義務付けること
としてお（。即ち、マイクロプロセッサが参照データと
同一の被参照データを第１の書込みテスト用レジスタに
書き込むと、正誤判定手段は参照レジスタから読み出さ
れた特定の参照データと第１の書込みテスト用レジスタ
から読み出された被参照データの一致／不一致を判別す
る。正常にマイクロプロセッサが動作していれば、デー
タ同士が一致し、この結果、ＲＡＭの状態選択端子に供
給される状態選択信号によってＲＡＭは動作状態のまま
に維持され、正規の書込み動作が行われることとなる。

この正規の書込み動作の後に、マイクロプロセッサは参
照データと非同−の被参照データを第１の書込みテスト
用レジスタに書き込む。一方、マイクロプロセッサの書
込み動作が誤動作である場合には、参照データと同一の
被参照データの送出が行われないため、第１の書込みテ
スト用レジスタには参照データと非同−の非参照データ
が残されている。

したがって、テスト書込み正誤判定手段はデータ同士が
不一致と判定することになり、この結果、ＲＡＭは動作
状態からデータ保持の静止状態に移行されるので、書込
み誤動作は不能化され、ＲＡＭへの書込みは行われない
。

このように、電源電圧の不安定状態におけるマイクロプ
ロセッサの書込み誤動作をＲＡＭ側で判定できることは
、データの破壊を有効的に防止することができる。ＲＡ
Ｍ側にとっては、マイクロプロセッサの誤動作の場合だ
けでなく、マイクロプロセッサの書込み動作が実際は正
常でも電源電圧の不安定状態における伝送路（データバ
ス）の不安定性によりＲＡＭ側で受は取る被参照データ
に異変が生じる場合もあり、かかる場合も書込み動作が
禁止される。

第１の手段においては、読み出し専用の参照レジスタを
設けであるが、第２の手段のように、この特定の参照デ
ータの読み出しの機能とデータの一致／不一致の判定の
機能をデコーダで実現することができる。即ち、書込み
テスト用レジスタに一旦記憶されたデータをデコーダで
解読してその真偽を判別する。記憶されたデータが誤り
である場合には、ＲＡＭが静止状態に設定され、書込み
の誤動作を禁止する。勿論、読み出し専用の参照レジス
タからのデータだけでなく、電源電圧検出手段からの制
御信号を含めてデコーダにて解読し、この解読結果に基
づいてＲＡＭの状態選択端子に加えるべき状態選択信号
を形成することも可能である。

〔実施例〕

次に、本発明の実施例を添付図面に基づいて説明する。

第１図は本発明の第１実施例を示すブロック図である。

なお、第１図において第３図に示す部分と同一部分には
同一参照符号を付し、その説明は省略する。

この書込み誤動作防止回路を備えた記憶装置３０は、通
常のバックアップ形ＲＡＭ１２．電源電圧検出回路１４
．電源切り換えスイッチ１６及び書込み誤動作防止回路
１８から構成されている。

バックアップ形ＲＡＭ１２は、アドレス端子Ａ０〜Ａ７
と、入出力端子Ｄ０〜Ｄ？（データ端子）と、ＭＰＵ２
０側からメモリチップの区別のための第１のチップイネ
ーブル（チップセレクト端子）ＣＥＩと、データの書込
み又は読み出しの指示を受は付けるリードライト端子Ｒ
／Ｗと、通常５■の電源電圧に接続される電源（高電位
）端子■。

と、接地電位（低電位）に接続される接地端子ＶＳＳと
、動作状態（アクティブ状態）と静止状態（非アクテイ
ブ状態）とを区別するための第２のチップイネーブルＣ
Ｅ２と、を有している。

電源電圧検出回路１４は電源電圧ＶＤＤＯ値を基準電圧
Ｖｔｂ（約３．３〜４．５）と比較し、電源電圧ＶＤＤ
Ｏ値■８が基準電圧■い以下になると電源切り換え制御
信号Ｓ、を生成し、主電源たる電源電圧■。、の遮断等
による電圧低下を契機にバックアップ開始時点を検知す
るものである。この電源切り換え制御信号ＳＩは電源切
り換えスイッチ１６及び書込み誤動作防止回路１８に供
給されている。

電源切り換えスイッチ１６は電源切り換え制御信号Ｓ、
の有無によりＲＡＭ１２の電源（高電位）端子ＶＯＯを
主電源電圧ＶＤＤ側とバックアップ用２次電池Ｂ（約３
Ｖ）側とに切り換えるスイッチである。

書込み誤動作防止回路１８は、３つのレジスタ１８ａ　
、　１８ｂ　、　１８ｃと正誤判定回路１８ｄと状態選
択制御回路１８ｅとから構成されている。レジスタ１８
ａは読み出し専用のレジスタ（例えば８ビツト）で、読
み出し専用のリードオンリーメモリとして実現され、制
御ブロック２０側からのレジスタ選択信号１９ａを受け
てデータバス上の参照データが一度だけ書込まれる読み
出し専用の参照レジスタである。この参照レジスタ１８
ａには通常記憶装置３０の使用開始時に８ビツトの参照
データ（例えば（１０１０１０１０）！　）が書き込ま
れる。レジスタ１８ｂは書込み読み出し可能の第１の書
込みテスト用レジスタ（例えば８ビツト）で、これには
マイクロプロセッサ２２からのレジスタ選択信号１９ｂ
を受け、書込み動作時においてまず被参照データ（例え
ば（１０１０１０１０）ｚ　）が書き込まれる。レジス
タ１８ｃは書込み読み出し可能の第２の書込みテスト用
レジスタ（例えば８ビツト）で、これにはマイクロプロ
セッサ２２からのレジスタ選択信号１９ｃを受け、書込
み動作時においてまず反転データ（例えば（０１０１０
１０１）ｚ）が書き込まれる。

正誤判定回路１８ｄは参照レジスタ１８ａから読み出し
た参照データと第１のテスト用レジスタ１８ｂから読み
出した被参照データとの一致／不一致を判別すると共に
、第２のテスト用レジスタ１８ｂから読み出した反転デ
ータを反転させ、そのデータと参照データとの一致／不
一致を判別し、いずれかに不一致のあるときには、不許
可信号（Ｈレベル）を送出し、すべて一致するときには
許可信号（Ｌレベル）を送出するものである。

状態選択制御回路１８ｅは上記の許可又は不許可信号と
電源切り換え制御信号Ｓｌとに基づいて状態選択信号Ｓ
２を形成するＯＲ回路である。即ち、電源切り換え制御
信号Ｓ１がＬレベル（電源電圧が基準値以上のとき）で
、許可信号（Ｌレベル）が送出されているときには、状
態選択信号Ｓ、がＬレベルであり、このときはＲＡＭ１
２が動作状態に設定される。電源切り換え制御信号Ｓｌ
がＬレベルで、不許可信号（Ｈレベル）が送出されてい
るときには、状態選択信号Ｓ２がＨレベルであり、この
ときはＲＡＭ１２が静止状態に設定される。

本実施例においては参照レジスタ１８ａに予め被参照デ
ータ（１０１０１０１０）２が記憶されている。またマ
イクロプロセッサ２２は、正規の書込み動作の前に、被
参照データ（本実施例では（１０１０１０１０）２）と
反転データ（本実施例では（０１０１０１０１）よ）を
対応するレジスタ１８ｂとレジスタ１８ｃに書き込む動
作を実行する。

主電源Ｖ、から補助電源Ｂへの切替え時、電源投入時（
パワースイッチＳＷの閉成時）の過渡電圧の発生時間、
定常使用時に発生する瞬間停電期間などにおいて、電源
電圧検出回路１４の検出電圧ＶＸがその基準値Ｖｔｈ以
上であるが、マイクロプロセッサ２２の動作保証範囲の
下限値Ｖ　Ｍｉｎ以下である場合が起こり得る。かかる
場合、電源切り換え制御信号ＳＩはＬレベルであり、ス
イッチ１６はそのままでＲＡＭ１２には主電源電圧ＶＤ
Ｄ（−Ｖｘ）が給電されたままである。マイクロプロセ
ッサ２２の電源は動作保証範囲の下限値■６．７以下で
あるから、誤動作発生の確率が高い。今、マイクロプロ
セッサ２２が正常な書込み動作を実行する場合、マイク
ロプロセッサ２２は、まず第１のレジスタ１８ｂに被参
照データ（１０１０１０１０）ｇを、第２のレジスタ１
８ｃに反転データ（０１０１０１０１）ｔをそれぞれ書
き込む。そして参照レジスタ１８ａからは参照データ（
１０１０１０１０）ｚが、第１のレジスタ１８ｂからは
被参照データ（１０１０１０１０）ｚが、第２のレジス
タからは反転データ（０１０１０１０１）ｚが、それぞ
れ正誤判定回路１８ｂに読み出される。正誤判定回路１
８ｂは、参照データ（１０１０１０１０）ｚに対する被
参照データ（１０１０１０１０）ｚの一致／不一致と、
反転データ（０１０−１０１０１）ｚを反転させたデー
タ（１０１０１０１０）、と参照データ（１０１０１０
１０）ｚの一致／不一致をそれぞれ判別する。マイクロ
プロセッサ２２の正常の書き込む動作であれば、伝送路
の不具合等以外は別として、上記の判定はすべて一致し
ているので、正誤判定回路１８ｄはＬレベルの許可信号
を出力する。この結果、状態選択制御回路１８ｅたるＯ
Ｒ回路はＬレベルの状態選択信号Ｓ２をＲＡＭ１２の第
２のチップイネーブル端子ＣＥ２に印加するので、ＲＡ
Ｍ１２は動作状態のままに維持され、正規の書込みが実
行される。マイクロプロセッサ２２が書込み動作を終了
すると、レジスタ１８ｂ１８ｃに非有効的なデータ（参
照データ又はこの反転データ以外のデータ）が書き込ま
れる。一方、マイクロプロセッサ２２の書込み誤動作が
発生した場合には、テストデータ（１０１０１０１０）
ｚとテスト反転データ（０１０１０１０１）ｚとの送出
が行われないので、先に書き込まれた非有効的データが
そのまま残っている。このため、正誤判定回路１８ｄは
Ｈレベルの不許可信号を出力する。

この結果、状態選択制御回路１８ｅたるＯＲ回路はＨレ
ベルの状態選択制御信号Ｓ２をＲＡＭ１２の第２のチッ
プイネーブル端子ＣＥ２に印加するので、ＲＡＭ１２は
静止状態へ移行する。これにより書込み誤動作によるＲ
ＡＭ１２への書込みが阻止される。

マイクロプロセッサ１２の書込み誤動作は確率的に発生
する。またマイクロプロセッサ１２の書込み動作が正常
でも、電源電圧不安定時においてはデータの伝送路でデ
ータに誤りが発生するおそれ高い。このように、ＲＡＭ
側から見た書込み誤動作を確率的に低減することができ
ので、大切な記憶データを誤動作による破壊から未然に
防止することがきる。非常に確率は低いものの、誤動作
によりレジスタ１８ａ及びレジスタ１８ｂに参照データ
と同一のデータ及びその反転したデータと同一のデータ
が偶然書き込まれることもあり得る。これに対処する方
法としては、レジスタセットの組数を増し、すべてのレ
ジスタに誤り書込みがなされる確率を低減することであ
る。

第２図は本発明の第２実施例を示すブロック図である。

なお、第２図において第１図に示す部分と同一部分には
同一参照符号を付し、その説明は省略する。

この記憶装置４０における書込み誤動作防止回路２８は
、テスト用レジスタ２８ａ、デコーダ２８ｂ及び状態選
択制御回路１８ｅから構成されている。テスト用レジス
タ２８ａは書込み読み出し可能のレジスタ（例えば８ビ
ツト）で、これにはマイクロプロセッサ２２からのレジ
スタ選択信号２９ａを受け、書込み動作時においてまず
テストデータ（例えば（１０１０１０１０）ｚ）が書き
込まれる。デコーダ２８ｂはテスト用レジスタ２８ａか
ら読み出したデータを解読し、そのデータが正規のテス
トデータであるときＬレベルの許可信号を、正規のテス
トデータでないときはＨレベルの不許可信号を出力する
ものである。状態選択制御回路１８ｅは第１実施例のも
のと同一である。この実施例におけるデコーダ２８ｂは
第１実施例における参照レジスタ１８ａの機能と正誤判
定回路１８ｄの機能を兼用しており、その構成が簡略化
されている。マイクロプロセッサ２２の電源電圧が動作
保証範囲外にある場合、正規の書込み動作が実行される
前にはテストデータ（１０１０１０１０）！がテスト用
レジスタ２８ａに書き込まれる。そしてデコーダ２８ｂ
はこのテストデータ（１０１０１０１０）２を解読し、
許可信号を出力する。このため、マイクロプロセッサ２
２の電源電圧が動作保証範囲外であるが、書込み動作が
正規であるので、ＲＡＭ１２は動作状態のまま維持され
、その書込みが実行される。書込み実行後はレジスタ２
８ａに非有効的なデータが書き込まれる。他方、書込み
の誤動作が発生すると、マイクロプロセッサ２２からの
テストデータ（１０１０１０１０）ｚの送出がなく、レ
ジスタ２８ａには非有効的なデータが残されたままであ
るので、デコーダ２８ｂはＨレベルの不許可信号を出力
する。

このため、状態選択信号はＨレベルとなるので、ＲＡＭ
１２は静止状態に移行し、この結果、書込みの誤動作の
発生による書込み間違いが阻止される。

なお、上記デコーダ２８ｂはレジスタ２８ａの出力ビツ
ト数（８ビツト）に対応した入力ビツト数を有するもの
であるが、レジスタ２８ａの出力ビツト数と電源切り換
え制御信号の１ビツトを合わせた９ビツト入力の所定の
デコーダを構成することにより、ＯＲゲートの状態選択
制御回路１８ｅを排除することができ、構成の更なる簡
略化が図れる。

なお、電源電圧検出回路を併せた書込み誤動作防止回路
だけをモノリシックの半導体集積回路として構成しても
良いし、記録手段を含めて全体をモノリシックの半導体
集積回路として構成しても良い。集積化の範囲は自由で
ある。またこのように集積化された書込み誤動作防止回
路やそれを備えるメモリはＩＣカードとした組み込み構
成を採用することができる。

〔発明の効果〕

以上説明したように、本発明は、書込み動作の前にマイ
クロプロセッサ側から転送されるデータの正誤をＲＡＭ
側で判定することにより書込み誤動作であるか否かを判
断し、書込み誤動作であるときにはＲＡＭを強制的にデ
ータ保持の静止状態に設定するようにした書込み誤動作
防止回路を設けたことに特徴を有するものであるから、
次の効果を奏する。

■　電源電圧の不安定時等のように、電源電圧が低下し
てＲＡＭは動作状態にあるものの、マイクロプロセッサ
は動作保証範囲外にあるときに、書込み誤動作が発生し
ても、この誤動作をＲＡＭ側が判断し、ＲＡＭをデータ
保持の静止状態への移行させるので、誤り書込みを有効
的に防止でき、データの破壊の確率を頗る低減できる。

■　半導体集積回路の製造技術上、電源電圧の検出精度
の悪さや電源検出回路の基準電圧値及びマイクロプロセ
ッサの動作保証範囲の下限値についての製品毎のバラツ
キが不可避的に伴うが、上記のような書込み誤動作防止
回路を設けたものにあっては、誤り書込みを防止できる
ので、記憶装置やデータ処理装置の信軌性が向上する。

【図面の簡単な説明】

第１図は本発明に係る書込み誤動作防止回路を備えた記
憶装置の第１実施例を示すブロック図である。第２図は本発明に係る書込み誤動作防止回路を備えた記
憶装置の第２実施例を示すブロック図である。第３図は従来のバックアンプ形ＲＡＭを有する記憶装置
を示すブロック図である。〔主要符号の説明〕１２・・・バックアップ形ＲＡＭ（随時書込み読み出し
可能のメモリＲ／Ｗ・・・リードライト端子ＣＥＩ・・・第１のチップイネーブル端子ＣＥ２・・・
第２のチップイネーブル端子１４・・・電源電圧検出回
路１６・・・電源切り換えスイッチ１８、２８・・・書込み誤動作防止回路１８ａ・・・参
照レジスタ１８ｂ・・・被参照レジスタ１８ｃ・・・反転データを格納する被参照レジスタ１８
ｄ・・・正誤判定回路１８ｅ・・・状態選択制御回路１９ａ〜１９ｃ、　２９ａ・・・レジスタ選択信号線２
０・・・制御ブロック２２・・・マイクロプロセッサ（ＭＰＵ）２８ａ・・・
レジスタ２８ｂ・・・デコーダＶＤＤ・・・主電源電圧Ｂ・・・補助電源ＳＷ・・・パワースイッチ３０．４０・・・書込み誤動作防止回路を備えた記録装
置以上

Claims

【特許請求の範囲】

（１）電源電圧の電圧値を検出し、記録手段の状態選択
端子に供給すべき第１の制御信号を形成する電源電圧検
出手段と、予め特定の参照データを記憶する参照メモリと、データ
バスを介して転送される被参照データを記憶する書込み
読み出し可能の第１の書込みテスト用レジスタと、該参照メモリ及び該書込みテスト用レジスタから読み出
された参照データ及び被参照データの一致／不一致を判
別するテスト書込み正誤判定手段と、前記第１の制御信号と該テスト書込み正誤判定手段の判
定結果たる第２の制御信号とに基づいて前記状態選択端
子に印加すべき状態選択信号を形成する状態選択制御手
段と、を有することを特徴とする書込み誤動作防止回路。
（２）請求項第１項において、前記各要素がモノリシッ
クの半導体集積回路として構成されていることを特徴と
する書込み誤動作防止回路。
（３）書込み読み出し可能の動作状態及びデータ保持の
静止状態を選択さるべき状態選択端子を備えた記憶手段
と、電源電圧の電圧値を検出し、該状態選択端子に供給
すべき第１の制御信号を形成する電源電圧検出手段とを
有する記憶装置において、予め特定の参照データを記憶する参照メモリと、データ
バスを介して転送される被参照データを記憶する書込み
読み出し可能の第１の書込みテスト用レジスタと、該参照メモリ及び該書込みテスト用レジスタから読み出
された参照データ及び被参照データの一致／不一致を判
別するテスト書込み正誤判定手段と、前記第１の制御信号と該テスト書込み正誤判定手段の判
定結果たる第２の制御信号とに基づいて該状態選択端子
に印加すべき状態選択信号を形成する状態選択制御手段
と、を有することを特徴とする書込み誤動作防止回路を備え
た記憶装置。
（４）請求項第１項において、前記データバスを介して
転送されるデータを記憶する書込み読み出し可能の第２
の書込みテスト用レジスタを有し、前記テスト書込み正
誤判定手段は、第２の書込みテスト用レジスタから読み
出された被参照データを反転し、当該反転データと前記
参照データの反転データとの一致／不一致を判別するも
のであることを特徴とする書込み誤防止回路を備えた記
憶装置。
（５）書込み読み出し可能の動作状態及びデータ保持の
静止状態を選択さるべき状態選択端子を備えた記憶手段
と、電源電圧の電圧値を検出し、該状態選択端子に供給
すべき第１の制御信号を形成する電源電圧検出手段とを
有する記憶装置において、データバスを介して転送されるデータを記憶する書込み
読み出し可能の第１の書込みテスト用レジスタと、該書込みテスト用レジスタに書き込まれたデータを解読
するデコーダと、前記第１の制御信号と該デコーダの解読結果たる第２の
制御信号とに基づいて該状態選択端子に印加すべき状態
選択信号を形成する状態選択制御手段と、を有することを特徴とする書込み誤動作防止回路を備え
た記憶装置。
（６）書込み読み出し可能の動作状態及びデータ保持の
静止状態を選択さるべき状態選択端子を備えた記憶手段
と、電源電圧の電圧値を検出し、該状態選択端子に供給
すべき第１の制御信号を形成する電源電圧検出手段とを
有する記憶装置において、データバスを介して転送されるデータを記憶する書込み
読み出し可能の第１の書込みテスト用レジスタと、該書込みテスト用レジスタに書き込まれたデータと前記
第１の制御信号とを入力としてこれを解読し、該状態選
択端子に印加、すべき状態選択信号を形成するデコーダ
と、を有することを特徴とする書込み誤動作防止回路を備え
た記憶装置。
（７）請求項第２項乃至第６項の何れか一項において、
前記記憶手段はモノリシックの半導体集積回路として構
成されていることを特徴とする書込み誤動作防止回路を
備えた記憶装置。
（８）請求項第７項において、前記モノリシックの半導
体集積回路とその他の前記要素はＩＣカードとして組み
込まれていることを特徴とする書込み誤動作防止回路を
備えた記憶装置。
（９）請求項第２項乃至第６項の何れか一項において、
前記各要素がモノリシックの半導体集積回路として構成
されていることを特徴とする書込み誤動作防止回路を備
えた記憶装置。
（１０）請求項第９項において、前記モノリシック半導
体集積回路がＩＣカードとして組み込まれていることを
特徴とする書込み誤動作防止回路を備えた記憶装置。
（１１）請求項第３項乃至第１０項の何れか一項におい
て、書込み動作前に特定のデータを前記第１の書込みテ
スト用レジスタに書込む動作を実行するようにしたマイ
クロプロセッサを含む制御ブロックを付加してなること
を特徴とするデータ処理装置。