FR2656127A1

FR2656127A1 - Circuit de protection contre une operation d'ecriture incorrecte pour un dispositif de memoire.

Info

Publication number: FR2656127A1
Application number: FR9015836A
Authority: FR
Inventors: Fujiwara Yasuhide
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-12-20
Filing date: 1990-12-18
Publication date: 1991-06-21
Anticipated expiration: 2010-12-18
Also published as: FR2656127B1; JP3253296B2; US5212694A; JPH03232038A; KR910012972A

Abstract

L'invention concerne les mémoires à semiconducteurs. Un circuit de protection contre une opération d'écriture incorrecte comporte un circuit de détection de tension de source (14) qui détecte la valeur d'une tension de source et qui génère un premier signal de commande qui est émis vers une borne de sélection d'état d'un dispositif de mémoire, un registre de référence (18a) dans lequel des données de référence prédéterminées sont enregistrées au préalable, un premier registre de test d'écriture (18b), un circuit de contrôle de validité (18d) qui génère un second signal de commande sur la base de la détermination de la concordance entre les données contenues dans les deux registres, et un circuit de sélection d'état (18e) qui génère un signal qui est appliqué sur la borne de sélection d'état du dispositif de mémoire (12), sous la dépendance des premier et second signaux de commande. Application à la micro-informatique.

Description

i La présente invention concerne un dispositif de mémoire ainsi qu'un

dispositif informatique ayant chacun une mémoire vive dont l'état est chan-

gé d'un état actif en un état inactif sous l'effet d'un changement de la

tension d'une source d'énergie d'alimentation L'invention porte plus par-

ticulièrement sur un circuit de protection contre une opération d'écriture incorrecte, qui empêche une opération d'écriture incorrecte ou erronée dans une mémoire vive, sous l'effet d'un fonctionnement défectueux d'un

microprocesseur qui peut se produire en cas de condition de tension insta-

ble de la source d'énergie d'alimentation.

On a largement utilisé des mémoires vives à titre de mémoires à semiconducteurs pour des machines de traitement de texte, des ordinateurs personnels, des appareils de jeu prévus pour l'utilisation domestique, etc,

et parmi ces mémoires on connaît une mémoire vive statique (ou SRAM).

Une mémoire vive de type caractéristique, qu'on appelle une mémoire vive

secourue, est équipée d'une alimentation auxiliaire qui comprend une bat-

terie secondaire pour maintenir intact le contenu de la mémoire vive après

la coupure de l'alimentation principale La figure 3 est un schéma synop-

tique qui montre un dispositif de mémoire à semiconducteurs de type clas-

sique, comportant la mémoire vive secourue Le dispositif de mémoire à

semiconducteurs 10 qui est représenté sur cette figure comprend une mémoi-

re vive secourue 12 de type caractéristique, un circuit de détection de tension de source 14 et un commutateur de source d'alimentation 16 La mémoire vive secourue 12 comporte des bornes d'adresse A -A 7 qui sont destinées à recevoir par l'intermédiaire d'un bus d'adresse des signaux

d'adresse provenant d'un bloc de commande 20 qui comprend un micropro-

cesseur 22 La mémoire vive 12 comporte également des bornes d'entrée-

sortie D 0-D 7 (bornes de données) pour l'entrée de données qui sont transfé-

rées par l'intermédiaire d'un bus de données, à partir du bloc de commande , pendant un mode d'opération d'écriture, et pour la sortie de données qui sont transférées par l'intermédiaire du bus de données vers le bloc de commande 20, pendant un mode d'opération de lecture; une première borne de validation de puce ou de sélection de puce C El qui est connectée au microprocesseur 22 pour déterminer l'état de la puce de mémoire; une borne de lecture-écriture R/W qui est destinée à recevoir des instructions de lecture et d'écriture de données; une borne d'alimentation (borne de tension de niveau haut) VDD qui est connectée à une source d'alimentation dont la tension est habituellement de 5 V; une borne de masse V S qui

est connectée à une tension de masse (tension de niveau bas); et une se-

conde borne de validation de puce CE 2, pour déterminer l'état de la mémoi-

re vive c'est-à-dire pour déterminer si elle est dans un état actif dans lequel elle est prête pour des opérations d'écriture et/ou de lecture, ou dans un état statique (état inactif) dans lequel elle conserve les données qu'elle contient Le circuit de détection de tension de source 14 compare une tension de source VDD et une tension de seuil Vth (approximativement 3,3 V à 4,5 V), et sous l'effet de la chute de la valeur Vx de la tension

de source VDD au-dessous de la tension de seuil Vth, à cause de la coupu-

re de la tension de source VDB, ce circuit produit un signal de commuta-

tion de source d'alimentation SI, pour déterminer ainsi le point de départ

auquel la source d'alimentation est commutée vers l'alimentation de secours.

Le commutateur de source d'alimentation 16 connecte sélectivement la bor-

ne d'alimentation VDD (tension de niveau haut) à la tension de source VDD,

ou à la batterie secondaire B (environ 3 V), pour le fonctionnement en mo-

de de secours, conformément au signal de commutation de source d'alimen-

tation Sl.

A titre d'exemple, dans le cas o l'alimentation par la tension de source VDD est coupée par l'ouverture d'un interrupteur d'alimentation SW, le circuit de détection de tension de source 14 détecte une telle chute de la valeur de la tension et il produit le signal de commutation de source d'alimentation 51 Sous l'effet de ce signal, le commutateur de source d'alimentation 16 est déplacé de la borne d'alimentation VDD vers le côté de la batterie secondaire de secours Simultanément, la mémoire vive est

commutée vers l'état statique dans lequel les données sont maintenues in-

changées, dans un mode à consommation d'énergie réduite Pendant l'état

statique de la mémoire vive, le signal de commutation de source d'alimen-

tation 51 maintient la seconde borne de validation de puce CE 2 à un ni-

veau haut, ce qui fait que l'accomplissement d'une opération d'écriture ou de lecture n'est pas autorisé La mémoire vive secourue 12 est commutée vers l'état statique non seulement lorsqu'il se produit une transition de

l'alimentation de la source d'alimentation principale vers la source d'ali-

mentation auxiliaire, à cause de la coupure de l'alimentation principale, mais également pendant un changement transitoire de la tension de source, immédiatement après la mise en service de l'alimentation principale par la

fermeture de l'interrupteur d'alimentation SW La commutation de la mémoi-

re vive 12 vers l'état statique se produit également en présence d'une condition instable de la source d'alimentation, qui peut par exemple être occasionnée par une interruption de tension très brève ou de courte durée

pendant la période de fonctionnement normal.

L'opération d'écriture dans la mémoire vive 12 est habituellement accomplie sous la commande du microprocesseur 22, et pour cette opération la tension de seuil Vth du circuit de détection de tension de source 14

doit être exactement égale à la plus faible tension de fonctionnement ga-

rantie, Vmin' du microprocesseur 22 Il est cependant extrêmement difficile de fabriquer un tel microprocesseur de façon que la valeur de la tension

de seuil Vth soit exactement égale à la plus faible tension de fonction-

nement garantie Vmin' essentiellement du fait qu'on ne peut pas fabriquer

des puces de semiconducteurs (microprocesseurs) de façon qu'elles présen-

tent exactement la même tension Vmin' De plus, bien que le circuit de dé-

tection de tension de source 14 doive détecter avec précision la tension

Vx, la valeur détectée contient habituellement une composante d'erreur re-

lativement élevée.

Les difficultés ci-dessus peuvent entraîner les inconvénients sui-

vants A titre d'exemple, dans la condition dans laquelle la tension de seuil Vth est supérieure à la tension de fonctionnement garantie Vmin' et dans laquelle la valeur de détection de tension est dans la plage comprise entre la tension de seuil Vth et la plus faible tension de fonctionnement

garantie Vmin, même lorsque le microprocesseur 22 est capable de fonction-

ner normalement, il est impossible d'effectuer une opération d'écriture dans la mémoire vive 12, du fait que cette mémoire a été commutée vers l'état statique D'autre part, dans la condition dans laquelle la tension de seuil Vth est inférieure à la plus faible tension de fonctionnement garantie Vmin et dans laquelle la tension détectée est dans la plage comprise entre la plus faible tension de fonctionnement garantie V min et la tension de seuil

Vth, bien que le microprocesseur 22 soit hors de la condition de fonction-

nement garantie, la mémoire vive 12 est dans l'état actif, ce qui fait que cette dernière accepte de façon indésirable des données erronées lorsqu'un

défaut de fonctionnement se produit dans le microprocesseur 22 Par con-

séquent, dans le cas o la tension détectée du circuit de détection de ten-

sion de source 14 de la mémoire vive 12 est inférieure à la plus faible tension de fonctionnement garantie V min du microprocesseur 22, malgré l'état actif de la mémoire vive 12, la probabilité de fonctionnement défec- tueux du microprocesseur 22 est très élevée, et par conséquent si un défaut se produit dans l'opération d'écriture, des données incorrectes peuvent être écrites dans la mémoire vive 12 L'opération d'écriture incorrecte peut entraîner la destruction des données enregistrées et diminuer la fiabilité

de l'appareil informatique Dans le cas o la tension détectée est très in-

férieure à la plus faible tension de fonctionnement garantie Vmin, jusqu'au

point auquel elle atteint une valeur d'arrêt du fonctionnement, le micro-

processeur 22 ne peut évidemment pas être mis en fonction Pendant que la tension détectée est dans la plage qui est comprise entre la plus faible

tension de fonctionnement garantie V min et la valeur d'arrêt de fonction-

nement précitée, la probabilité de fonctionnement défectueux s'élève de O

à 1 La probabilité mentionnée ci-dessus devient plus élevée lorsque la dif-

férence entre la plus faible valeur Vmin et la valeur d'arrêt du fonction-

nement devient plus faible, tandis que cette probabilité diminue lorsque la

différence précitée augmente L'opération d'écriture se déroule donc de fa-

çon défectueuse, conformément à la probabilité de fonctionnement défec-

tueux du microprocesseur.

Un but principal de l'invention est de résoudre les problèmes men-

tionnés ci-dessus, en dotant un dispositif de mémoire d'une meilleure fia-

bilité de fonctionnement que l'on peut obtenir de la façon suivante: dans

le cas o une valeur de tension détectée est inférieure à la plus faible ten-

sion de fonctionnement garantie d'un microprocesseur, et o le microproces-

seur demande une opération d'écriture, le côté de la mémoire vive effectue un contrôle pour déterminer si cette demande est correcte ou non, et si la demande est jugée incorrecte, la mémoire vive est commandée de façon à

passer dans un état statique, pour ignorer ainsi la demande d'écriture in-

correcte, ce qui permet de diminuer la probabilité d'écriture erronée dans

la mémoire vive.

Pour atteindre le but ci-dessus ainsi que d'autres, un aspect de l'in-

vention procure un dispositif de mémoire qui comprend un registre de réfé-

rence fonctionnant uniquement en lecture, qui est destiné à enregistrer préalablement des données de référence déterminées, un premier registre de test d'écriture pour mémoriser des données qui sont reçues à partir du microprocesseur, par l'intermédiaire d'un bus de données, des moyens de contrôle de validité pour déterminer s'il y a accord entre les données de référence qui sont enregistrées dans le registre de référence et les données considérées qui sont enregistrées dans le premier registre, et des moyens de sélection d'état qui génèrent un signal de sélection d'état destiné à

être émis vers une borne de validation de puce, sous la dépendance conjoin-

te du premier signal de commande provenant du circuit de détection de ten-

sion de source et du second signal de commande provenant des moyens de

contrô 2 e de validité.

En plus du premier registre de test d'écriture, un second registre de test d'écriture peut être incorporé pour enregistrer les données qui sont reçues à partir du microprocesseur par l'intermédiaire du bus de données, et le niveau des données provenant du second registre est inversé, après quoi les moyens de contrôle de validité précités déterminent si les données de référence qui sont enregistrées dans le registre de référence sont en

accord avec les données inversées.

Un autre aspect de l'invention procure un dispositif de mémoire qui

comporte seulement un premier registre de test d'écriture au lieu du regis-

tre de référence et du premier registre de test d'écriture précités Le

dispositif de mémoire comprend également un décodeur pour décoder les don-

nées qui sont enregistrées dans le premier registre de test d'écriture, au lieu des moyens de contrôle de validité précités De façon caractéristique, une mémoire vive est du type à semiconducteurs et elle peut être fabriquée sous la forme d'une structure monolithique Selon une variante, l'ensemble

du dispositif de mémoire comprenant la mémoire vive et le circuit de pro-

tection contre une opération d'écriture incorrecte peut se présenter sous

la forme d'une structure monolithique.

Selon encore un autre aspect, l'invention procure un appareil in-

formatique qui est équipé d'un microprocesseur ayant une fonction selon la-

quelle des données déterminées sont écrites dans le premier registre avant le commencement d'une opération d'écriture de données réelles, et selon laquelle des données qui diffèrent des données déterminées sont écrites

après la fin de l'opération d'écriture de données réelles.

Dans le cas o une tension détectée Vx (cette tension est réellement

égale à la tension de source) se trouve dans la plage qui est comprise en-

tre la plus faible tension de fonctionnement garantie V min du microproces-

seur et la tension de seuil Vth du circuit de détection de tension de sour- ce, indépendamment du fait que le microprocesseur soit hors de la condition garantie, la mémoire vive reste dans l'état actif dans lequel l'écriture ou

la lecture est autorisée Ainsi, comme dans le dispositif de mémoire an-

térieur, il existe une certaine possibilité qu'un microprocesseur effectue une opération d'écriture incorrecte Pour pouvoir déterminer, du côté de

la mémoire vive, si une action d'écriture est correcte ou non, le micro-

processeur est programmé de façon à émettre les données identiques aux données de référence, avant l'émission de données à écrire Autrement dit, lorsque le microprocesseur émet vers le premier registre pour le test d'écriture les données qui sont identiques aux données de référence, les moyens de contrôle de validité déterminent s'il y a concordance entre les données de référence déterminées et les données considérées qui sont lues

dans le premier registre.

Dans le cas o le microprocesseur est dans une condition normale, les données précitées des deux sortes doivent être identiques Sur la base de cette détermination, la mémoire vive reste dans l'état actif sous l'effet du signal de sélection d'état qui est appliqué à la borne de validation de puce de la mémoire vive, et l'écriture normale est ensuite effectuée Après cette opération d'écriture normale, le microprocesseur émet vers le premier registre pour le test d'écriture des données qui diffèrent des données de

référence D'autre part, dans le cas o l'opération d'écriture est incor-

recte à cause d'un fonctionnement défectueux du microprocesseur, les don-

nées considérées qui doivent être identiques aux données de référence et

qui doivent être émises avant l'opération d'écriture, ne sont pas émises.

Par conséquent, les données différentes des données de référence restent

dans le premier registre Il en résulte que les moyens de contrôle de vali-

dité déterminent si les données sont ou non en discordance, et l'état de la

mémoire vive est ensuite commuté de force de l'état actif à l'état stati-

que, dans le but de maintenir les données enregistrées, et les instructions

d'écriture ne sont pas prises en considération ou, en d'autres termes, l'opé-

ration d'écriture incorrecte dans la mémoire vive n'est pas effectuée.

Comme expliqué ci-dessus, la détermination de l'accomplissement d'une opération d'écriture incorrecte par le microprocesseur, à cause de l'instabilité de la source d'alimentation, par le côté de la mémoire vive, permet d'assurer une protection efficace contre la destruction des données. En ce qui concerne le côté de la mémoire vive, en plus de la condition de

fonctionnement défectueux du microprocesseur, et même si le microproces-

seur est dans un état normal, les données considérées qui sont reçues du

côté de la mémoire vive pourraient être changées à cause d'un état insta-

ble du bus de données, occasionné par l'instabilité de la source d'ali-

mentation Dans ce cas, l'écriture dans la mémoire vive est également ar-

rêtée. Comme décrit ci-dessus, au lieu d'utiliser le registre de référence dont on doit lire le contenu, on peut incorporer le décodeur pour lire les données déterminées et pour évaluer la concordance précitée Autrement dit, des données qui sont conservées dans le registre pour le test d'écriture sont décodées par le décodeur, et ce dernier détermine si ces données sont correctes ou non Lorsque le décodeur détermine que les données conservées dans le registre sont incorrectes, la mémoire vive est placée de force dans l'état statique, et une opération incorrecte d'écriture de données est ainsi

interdite Bien entendu, on peut décoder au moyen du décodeur non seule-

ment les données de référence qui sont enregistrées dans le registre fonc-

tionnant uniquement en lecture, mais également le signal de commande qui provient du circuit de détection de tension de source, de façon à générer

le signal de sélection d'état qui doit être appliqué à la borne de valida-

tion de puce de la mémoire vive.

D'autres caractéristiques et avantages de l'invention seront mieux

compris à la lecture de la description qui va suivre de modes de réalisation,

donnés à titre d'exemples non limitatifs La suite de la description se

réfère aux dessins annexés sur lesquels:

La figure 1 est un schéma synoptique d'une unité de mémoire compor-

tant un circuit de protection contre une opération d'écriture incorrecte qui est conforme à un mode de réalisation de l'invention;

La figure 2 est un schéma synoptique d'une unité de mémoire compor-

tant un circuit de protection contre une opération d'écriture incorrecte qui est conforme à un autre mode de réalisation de l'invention; et

La figure 3 est un schéma synoptique d'une unité de mémoire compor-

tant une mémoire vive secourue de l'art antérieur.

La figure 1 montre un schéma synoptique d'un premier mode de réa-

lisation de l'invention Les composants qui sont représentés sur la figure 1 et qui correspondent à ceux de la figure 3 sont désignés par les mêmes références numériques, et l'explication de ces composants est omise dans

ce qui suit.

Une unité de mémoire 30 est constituée par une mémoire vive secou-

rue 12 de type caractéristique, un circuit de détection de tension de sour-

ce 14, un commutateur de source d'alimentation 16 et un circuit de pro-

tection contre une opération d'écriture incorrecte 18.

La mémoire vive secourue 12 comporte des bornes d'adresse A O A 7, des bornes d'entrée-sortie (bornes de données) D 0-D 7, une première borne de validation de puce (borne de sélection de puce) CEI qui est utilisée pour permettre au microprocesseur 22 d'identifier des puces de mémoire,

une borne de lecture/écriture R/W qui est destinée à recevoir des instruc-

tions d'écriture et de lecture de données, une borne d'alimentation (borne de tension de niveau haut) VDD, qui est connectée à une tension de source de 5 V, une borne de masse Vss qui est connectée à une tension de masse (tension de niveau bas), et une seconde borne de validation de puce CE 2 qui est utilisée pour faire la distinction entre un état actif et un état

inactif de la mémoire vive.

Le circuit de détection de tension de source 14 compare la tension

de source VDD avec une tension de seuil Vth (approximativement 3,3 à 4,5 V).

Lorsque la valeur détectée Vx de la tension de source VDD devient infé-

rieure à la tension de seuil Vth' le circuit 14 génère un signal de com-

mutation de source d'alimentation 51, pour déterminer ainsi le point de dé-

part de l'utilisation de l'alimentation de secours qui est imposée par la

chute de tension due à la coupure de la tension de source ou d'alimenta-

tion principale VDD Le signal de commutation de source d'alimentation 51 est appliqué à un commutateur de source d'alimentation 16 et au circuit de

protection contre une opération d'écriture incorrecte 18.

On utilise le commutateur de source d'alimentation 16 pour connecter sélectivement la borne d'alimentation 12 de la mémoire vive à la tension de source d'alimentation principale VDD et à la batterie secondaire B (d'environ 3 V) Cette sélection des sources d'alimentation est accomplie

conformément au signal de commutation de source d'alimentation 51.

Le circuit de protection contre une opération d'écriture incorrecte 18 est constitué par des registres 18 a, 18 b et 18 c, par un circuit de con-

trôle de validité 18 d, et par un circuit de sélection d'état 18 e Le re-

gistre 18 a est un registre fonctionnant seulement en lecture (ayant par exemple une capacité de 8 bits), qu'on utilise comme une mémoire morte, dans lequel des données de référence apparaissant sur un bus de données sont enregistrées une seule fois lorsque ce registre reçoit un signal de sélection de registre 19 a provenant d'un bloc de commande 20 Une fois que les données de référence ont été enregistrées, ce registre est utilisé à titre de registre de référence fonctionnant seulement en lecture De façon caractéristique, des données de référence prédéterminées, par exemple ( 10101010)2, sont enregistrées préalablement dans le registre de référence

18 a Le registre 18 b est un registre fonctionnant en écriture et en lectu-

re (par exemple d'une capacité de 8 bits), qui remplit la fonction d'un pre-

mier registre pour le test d'écriture Ce registre reçoit à partir du micro-

processeur 22 les données à considérer (par exemple 101010102) dans un

mode d'opération d'écriture, conformément à un signal de sélection de re-

gistre 19 b Le registre restant, 18 c, est un registre fonctionnant en écri-

ture et en lecture (par exemple d'une capacité de 8 bits), qui remplit la

fonction d'un registre secondaire pour le test d'écriture Ce registre re-

çoit à partir du microprocesseur 22 les données inversées (par exemple

( 01010101)2), dans le mode d'opération d'écriture, conformément à un si-

gnal de sélection de registre 19 c.

Le circuit de contrôle de validité 19 détermine s'il y a concordance entre les données de référence qui sont lues dans le registre de référence 18 a et les données à considérer qui sont lues dans le premier registre pour

le test d'écriture Simultanément, le circuit 19 inverse les données in-

versées qui sont lues dans le registre secondaire pour le test d'écriture, et il détermine s'il y a concordance entre les données renversées et les données de référence Si les données réinversées ne concordent pas avec les données de référence, un signal de non-acceptation (qui a un niveau logique haut) est généré Dans le cas contraire, un signal d'acceptation

(qui a un niveau logique bas) est généré.

Le circuit de sélection d'état 18 e est un circuit OU qui génère un signal de sélection d'état 52 conformément au signal de commutation de source d'alimentation 51 et au signal d'acceptation ou de non-acceptation mentionné ci-dessus Plus précisément, lorsque le signal de commutation de source d'alimentation 51 est à un niveau logique bas (c'est-à-dire lorsque la tension de source est supérieure à la tension de seuil) et lorsque le signal d'acceptation (qui a un niveau logique bas) est généré, le signal de sélection d'état 52 est à un niveau logique bas, et dans ce cas la mémoire

vive 12 est placée dans l'état actif Au contraire, lorsque le signal de com-

mutation de source d'alimentation 51 est à un niveau logique bas et lors-

que le signal de non-acceptation (qui est à un niveau logique haut) est gé-

néré, le signal de sélection d'état présente un niveau logique haut, et par

conséquent la mémoire vive 12 est placée dans l'état inactif.

Dans le mode de réalisation présent, les données de référence ( 10101010) 2 sont enregistrées préalablement dans le registre de référence 18 a Préalablement à une opération d'écriture réelle, le microprocesseur 22 écrit dans les registres 18 b et 18 c respectivement les données à considérer (soit dans ce mode de réalisation ( 10101010)2), et les données inversées

(soit dans ce mode de réalisation ( 01010101)2).

La tension détectée Vx du circuit de détection de tension de source 14 est habituellement supérieure à la tension de seuil Vth, par exemple lorsque la batterie auxiliaire B est sélectionnée, lorsqu'un changement de tension transitoire apparaît au moment de la mise en fonction de la source

d'alimentation principale (c'est-à-dire au moment de la fermeture de l'in-

terrupteur d'alimentation SW), et lorsqu'une interruption d'alimentation de

courte durée se produit pendant le fonctionnement normal La tension dé-

tectée peut devenir inférieure à la plus basse tension de fonctionnement garantie Vmin du microprocesseur 22 Dans ce cas, le signal de commutation

de source d'alimentation 51 est à un niveau bas, et par conséquent le com-

mutateur de source d'alimentation 16 est dans une position dans laquelle il sélectionne la tension de la source d'alimentation principale Du fait que la tension de source pour le microprocesseur 22 est inférieure à la plus

faible tension de fonctionnement garantie, Vmin' il y a une possibilité im-

portante que le microprocesseur fonctionne de façon défectueuse.

il

Si le microprocesseur 22 accomplit normalement l'opération d'écri-

ture, il écrit dans le premier registre 18 b les données à considérer ( 10101010)2 et il écrit dans le registre secondaire les données inversées

( 01010101)2 Ensuite, le circuit de contrôle de validité 18 b lit respecti-

vement les données de référence ( 10101010)2 dans le registre de référence 18 a, les données à considérer ( 10101010)2 dans le premier registre 18 b, et

les données inversées ( 01010101)2 dans le registre secondaire 18 b Le cir-

cuit de contrôle de validité détermine s'il y a concordance entre les don-

nées de référence ( 10101010)2 et les données à considérer ( 10101010)2, et il détermine également s'il y a concordance entre les données de référence ( 10101010)2 et les données renversées ( 10101010)2 qui sont obtenues en

inversant les données inversées Lorsque le microprocesseur fonctionne cor-

rectement, les conditions de concordance entre les données précitées sont obtenues, à condition que les données soient correctement transférées dans les voies de transfert de données, ce qui fait que le circuit de contrôle de validité génère le signal d'acceptation ayant un niveau bas Ainsi, le circuit OU du circuit de sélection d'état 18 e émet le signal de sélection d'état 52 de niveau bas vers la seconde borne de validation de puce CE 2 de la mémoire vive 12 Conformément à ce signal de niveau bas, la mémoirevive 12 est maintenue dans un état actif dans lequel l'écriture de données peut être autorisée Après l'achèvement de l'opération d'écriture par le microprocesseur 22, des données non effectives sont enregistrées dans les

registres 18 b et 18 c (les données non effectives sont différentes des don-

nées de référence ou des données inversées) Au contraire, si le micro-

processeur 22 effectue une opération d'écriture incorrecte, les données de test d'écriture ( 10101010)2 ou les données de test d'écriture inversées ( 01010101)2 ne sont pas émises, ce qui fait que les données non effectives

qui ont été enregistrées dans les premier et second registres restent in-

changées Par conséquent, le circuit de contrôle de validité génère le si-

gnal de non-acceptation, ayant un niveau haut, et sous l'effet de ce signal

le circuit OU du circuit de sélection d'état 18 e émet le signal de sélec-

tion d'état 52, de niveau haut, vers la seconde borne de validation de puce CE 2 de la mémoire vive 12, ce qui a pour effet de commuter la mémoire vive 12 vers l'état inactif Il en résulte que la mémoire vive 12 ne peut

pas faire l'objet d'une opération d'écriture incorrecte.

L'opération d'écriture incorrecte du microprocesseur 22 se produit

avec une certaine probabilité Même lorsque le microprocesseur 22 fonc-

tionne correctement, il y a une possibilité que des composantes erronées apparaissent dans des données lorsque ces dernières sont transférées par les voies de transfert de données, dans la condition dans laquelle la ten-

sion de la source d'alimentation est instable Comme on l'a expliqué ci-

dessus, du fait qu'il est possible de réduire à une certaine probabilité,

du côté de la mémoire vive, la possibilité qu'une opération d'écriture in-

correcte dans la mémoire vive soit demandée, il est possible de protéger

contre la destruction des données enregistrées importantes Il y a cepen-

dant une possibilité, néanmoins extrêmement faible, que des données identi-

ques aux données à considérer soient écrites accidentellement dans le re-

gistre 18 a, et que des données identiques aux données inversées soient écri-

tes accidentellement dans le registre 18 b La solution à ces problèmes

consiste à augmenter le nombre des registres d'un jeu de registres, de fa-

çon à réduire la probabilité que des données incorrectes soient écrites si-

multanément dans tous les registres.

La figure 2 est un schéma synoptique qui montre un second mode de réalisation de la présente invention Les éléments qui correspondent à ceux de la figure 1 sont désignés par les mêmes références numériques, ce qui

fait que ces éléments ne seront pas expliqués dans ce qui suit.

Un circuit de protection contre une opération d'écriture incorrecte, 28, incorporé dans une unité de mémoire 40 conforme à l'invention, est constitué par un registre de test 28 a, un décodeur 28 b et un circuit de sélection d'état 18 e Le registre de test 28 a est un registre fonctionnant en écriture et en lecture (par exemple à 8 bits), qui reçoit des données de test (par exemple ( 10101010)2) dans un mode d'opération d'écriture, conformément à un signal de sélection de registre 29 a qui provient d'un

microprocesseur 22 Le décodeur 28 b décode des données provenant du re-

gistre de test 28 a, et il génère un signal d'acceptation de niveau bas si les données sont considérées comme correctes, tandis qu'il génère un signal de non-acceptation de niveau haut si les données sont considérées comme incorrectes Le circuit de sélection d'état 18 e est le même que celui du premier mode de réalisation de l'invention Dans ce mode de réalisation,

le décodeur 28 b remplit les fonctions que remplissent le registre de réfé-

rence 18 a et le circuit de contrôle de validité du premier mode de réali-

* sation, envisagé ci-dessus Ceci permet donc de simplifier la structure du circuit Dans le cas o la tension de source du microprocesseur 22 est à l'extérieur de la plage de fonctionnement garantie, des données de test ( 10101010)2 sont écrites dans le registre de test 28 a, préalablement à l'opération d'écriture réelle Ensuite, le décodeur 28 b décode les données ( 10101010)2 pour générer le signal d'acceptation Par conséquent, même si la tension de source du microprocesseur 22 est à l'extérieur de la plage de fonctionnement garantie, la mémoire vive 12 est maintenue à l'état actif

aussi longtemps que l'opération d'écriture est correcte Une fois que l'opé-

ration d'écriture est terminée, des données non effectives sont écrites dans

le registre 28 a Au contraire, dans le cas o l'opération d'écriture se dé-

roule de façon incorrecte, le microprocesseur 22 ne génère pas les données de test ( 10101010)2, ce qui fait que les données non effectives restent

dans le registre 28 a Ensuite, le décodeur 28 b génère le signal de non-

acceptation, de niveau haut Sous l'effet du signal de non-acceptation, le signal de sélection d'état 52 passe au niveau logique haut, et la mémoire vive 12 est commutée à l'état inactif On évite donc l'écriture de données

erronées sous l'effet d'une opération d'écriture incorrecte.

Le décodeur 28 b précité comporte un nombre de bits d'entrée ( 8 bits) égal au nombre de bits de sortie du registre 28 a Selon une variante, on peut utiliser un décodeur qui comporte neuf bits d'entrée, c'est-à-dire la

somme des huit bits du registre 28 a et d'un bit pour le signal de commuta-

tion de source d'alimentation, grâce à quoi le circuit de sélection d'état

précité, formé par la porte OU 18 e, est éliminé, et la structure du cir-

cuit peut être simplifiée.

Le circuit de protection contre une opération d'écriture incorrecte

qui comporte le circuit de détection de tension de source peut être fabri-

qué sous la forme d'un circuit intégré à semiconducteurs monolithique Il est également possible de fabriquer sous la forme d'un circuit intégré à

semiconducteurs monolithique l'ensemble du circuit comprenant des disposi-

tifs de mémoire On peut sélectionner n'importe quelles combinaisons des

circuits respectifs à incorporer dans un seul circuit intégré Il est égale-

ment possible de réaliser sous la forme d'une partie d'une carte à circuit

intégré ou d'une structure similaire le circuit intégré comportant le cir-

cuit de protection contre une opération d'écriture incorrecte, ou compor-

tant l'unité de mémoire avec le circuit de protection.

Comme il ressort clairement de l'explication ci-dessus, l'invention est caractérisée par l'incorporation du circuit de protection contre une opération d'écriture incorrecte et, conformément à l'invention, avant l'écri- ture dans la mémoire vive, la validité des données qui sont générées par le microprocesseur est contrôlée du côté de la mémoire vive, le caractère correct ou incorrect de l'opération d'écriture par le microprocesseur est déterminé sur la base de la validité des données, et ensuite dans le cas o l'opération d'écriture est jugée incorrecte, la mémoire vive est forcée

dans un état inactif afin de protéger les données qui sont enregistrées.

L'invention permet donc d'obtenir les avantages suivants:

1 Dans le cas o la tension de source devient faible et o le micro-

processeur est à l'extérieur de la plage de fonctionnement garantie, tandis

que la mémoire vive est dans un état actif, cette condition pouvant s'obser-

ver par exemple lorsque la source d'alimentation est dans une condition instable, des opérations d'écriture incorrectes qui sont occasionnées par la condition ci-dessus peuvent être détectées du côté de la mémoire vive, et cette dernière est alors forcée dans un état inactif Par conséquent, on

peut éviter effectivement une opération d'écriture incorrecte dans la mé-

moire vive, et la probabilité que les données enregistrées dans la mémoire

vive soient détruites peut être considérablement réduite.

2 Compte tenu de la technologie de fabrication des circuits intégrés à semiconducteurs, on ne peut pas améliorer la précision de la détection de tension jusqu'au point de pouvoir garantir le fonctionnement correct d'un circuit intégré Il est également impossible d'éliminer une dispersion

entre des produits respectifs en ce qui concerne la tension de seuil du cir-

cuit de détection de tension d'alimentation et la plus basse tension de fonctionnement garantie du microprocesseur Le circuit de protection contre une opération d'écriture incorrecte conforme à l'invention permet d'éviter une opération d'écriture incorrecte dans la mémoire vive, et il permet donc

d'améliorer la fiabilité d'unités de mémoire et de dispositifs informatiques.

Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentées, sans sortir du cadre

de l'invention.

Claims

REVENDICATIONS

1 Un circuit de protection contre une opération d'écriture incor-

recte, caractérisé en ce qu'il comprend: des moyens de détection de ten-

sion de source destinés à détecter la valeur d'une tension de source et à

générer un premier signal de commande qui est émis vers une borne de sé-

lection d'état d'un dispositif de mémoire; un registre de référence dans

lequel des données de référence prédéterminées sont enregistrées au préa-

lable; un premier registre de test d'écriture dans lequel on peut écrire

et lire des données, pour recevoir des données à considérer, par l'inter-

médiaire d'un bus de données; des moyens de contrôle de validité destinés à effectuer un test d'écriture qui détermine si les données de référence concordent ou non avec les données à considérer, et à générer un second

signal de commande sur la base de cette détermination, les données de ré-

férence et les données à considérer étant lues respectivement dans le re-

gistre de référence et dans le premier registre de test d'écriture; et des moyens de sélection d'état qui génèrent un signal de sélection d'état qui

est appliqué à la borne de sélection d'état, sous la dépendance des pre-

mier et second signaux de commande.

2 Circuit de protection contre une opération d'écriture incorrecte

selon la revendication 1, caractérisé en ce que les éléments de circuit res-

pectifs sont réalisés sous la forme d'un circuit intégré à semiconducteurs monolithique. 3 Dispositif de mémoire comportant un circuit de protection contre une opération d'écriture incorrecte, ce dispositif de mémoire comportant des moyens de mémoire qui ont une borne de sélection d'état qu'on utilise pour sélectionner l'un ou l'autre des deux états des moyens de mémoire, un état étant un état actif dans lequel des données peuvent être écrites et lues dans les moyens de mémoire, et l'autre état étant un état inactif dans lequel des données enregistrées dans les moyens de mémoire sont maintenues dans ces derniers, et des moyens de détection de tension de source qui sont destinés à détecter une valeur d'une tension de source et à générer

un premier signal de commande qui doit être appliqué à la borne de sélec-

tion d'état, sur la base de la valeur de tension détectée, caractérisé en ce qu'il comprend: un registre de référence dans lequel des données de

référence prédéterminées sont enregistrées au préalable; un premier regis-

tre de test d'écriture dans lequel on peut écrire et lire des données, pour recevoir des données à considérer, par l'intermédiaire d'un bus de données; des moyens de contrôle de validité qui sont destinés à effectuer un test d'écriture qui détermine s'il y a concordance entre les données de référen- ce et les données à considérer, et à générer un second signal de commande sur la base de cette détermination, les données de référence et les données à considérer étant lues respectivement dans le registre de référence et dans le premier registre de test d'écriture; et des moyens de sélection

d'état qui génèrent un signal de sélection d'état qui est appliqué à la bor-

ne de sélection d'état sous la dépendance du premier signal de commande

et du second signal de commande.

4 Dispositif de mémoire selon la revendication 3, caractérisé en

ce qu'il comprend en outre un second registre de test d'écriture dans le-

quel on peut écrire et lire des données pour enregistrer des données qui sont transférées vers ce registre par l'intermédiaire du bus de données, et en ce que les moyens de contrôle de validité inversent les données qui sont lues dans le second registre de test d'écriture, et ils déterminent si les

données inversées obtenues concordent avec les données de référence in-

versées.

Dispositif de mémoire comportant un circuit de protection contre une opération d'écriture incorrecte, ce dispositif de mémoire comprenant

des moyens de mémoire qui ont une borne de sélection d'état qui est utili-

sée pour sélectionner l'un ou l'autre des deux états des moyens de mémoi-

re, un état étant un état actif dans lequel des données peuvent être écri-

tes et lues dans les moyens de mémoire et l'autre état étant un état in-

actif dans lequel des données enregistrées dans les moyens de mémoire sont maintenues dans ces derniers, et des moyens de détection de tension de source qui sont destinés à détecter une valeur d'une tension de source et à générer un premier signal de commande qui doit être appliqué à la borne

de sélection d'état, sur la base de la valeur de tension détectée, carac-

térisé en ce qu'il comprend: un premier registre de test d'écriture dans

lequel on peut écrire et lire des données, pour recevoir des données à con-

sidérer, par l'intermédiaire d'un bus de données; un décodeur qui est des-

tiné à décoder les données à considérer qui sont enregistrées dans le pre-

mier registre de test d'écriture; et des moyens de commande de sélection d'état qui génèrent le signal de sélection d'état sur la base du premier signal de commande et d'un second signal de commande, ce second signal

de commande étant fourni par le décodeur sous l'effet du décodage des don-

nées à considérer. 6 Dispositif de mémoire comportant un circuit de protection contre une opération d'écriture incorrecte, ce dispositif de mémoire comportant

des moyens de mémoire qui ont une borne de sélection d'état qui est uti-

lisée pour sélectionner l'un ou l'autre des deux états des moyens de mémoi-

tes et lues dans les moyens de mémoire, et l'autre état étant un état in-

actif dans lequel des données enregistrées dans les moyens de mémoire sont maintenues dans ces derniers, et des moyens de détection de tension de source qui sont destinés à détecter une valeur d'une tension de source et à générer un premier signal de commande qui est appliqué à la borne de sélection d'état, sur la base de la valeur de tension détectée, caractérisé en ce qu'il comprend: un premier registre de test d'écriture dans lequel on peut écrire et lire des données, pour recevoir des données à considérer, par l'intermédiaire d'un bus de données; et un décodeur qui est destiné à recevoir les données à considérer qui sont enregistrées dans le premier

registre de test d'écriture et le premier signal de commande, et à analy-

ser les données et le signal reçus, pour générer le signal de sélection

d'état qui est appliqué à la borne de sélection d'état.

7 Dispositif de mémoire selon l'une quelconque des revendications

3 à 6, caractérisé en ce que les moyens de mémoire sont réalisés sous la

forme d'un circuit intégré à semiconducteurs monolithique.

8 Dispositif de mémoire selon la revendication 7, caractérisé en

ce que le circuit intégré à semiconducteurs monolithique et les autres élé-

ments de circuit de mémoire sont incorporés dans une carte à circuit intégré.

9 Dispositif de mémoire selon l'une quelconque des revendications

3 à 6, caractérisé en ce que les éléments respectifs qui constituent le dis-

positif de mémoire sont réalisés sous la forme d'un circuit intégré à semi-

conducteurs monolithique.

Dispositif de mémoire selon la revendication 9, caractérisé en ce que le circuit intégré à semiconducteurs monolithique est incorporé dans

une carte à circuit intégré.

11 Dispositif informatique comportant un circuit de protection con-

tre une opération d'écriture incorrecte, caractérisé en ce qu'il comprend: un dispositif de mémoire qui comporte des moyens de mémoire, ces moyens de mémoire comprenant une borne de sélection d'état qui est utilisée pour sélectionner l'un ou l'autre des deux états des moyens de mémoire, un état étant un état actif dans lequel des données peuvent être écrites et lues

dans les moyens de mémoire, et l'autre état étant un état inactif dans le-

quel des données enregistrées dans les moyens de mémoire sont maintenues dans ces derniers, et des moyens de détection de tension de source qui sont destinés à détecter une valeur d'une tension de source et à générer

un premier signal de commande qui doit être appliqué à la borne de sélec-

tion d'état, sur la base de la valeur de tension détectée; un registre de

référence dans lequel des données de référence prédéterminées sont enre-

gistrées au préalable; un premier registre de test d'écriture dans lequel on peut écrire et lire des données, pour recevoir des données à considérer, par l'intermédiaire d'un bus de données; un bloc de commande comportant des moyens à microprocesseur, et dans lequel ces moyens à microprocesseur

sont conçus pour accomplir une opération d'écriture de données prédéter-

minées dans le premier registre de test d'écriture, préalablement à une opération d'écriture réelle; des moyens de contrôle de validité qui sont destinés à effectuer un test d'écriture qui détermine s'il y a concordance entre les données de référence et les données à considérer, et à générer

un second signal de commande sur la base de cette détermination, les don-

nées de référence et les données à considérer étant lues respectivement

dans le registre de référence et dans le premier registre de test d'écritu-

re; et des moyens de sélection d'état qui génèrent un signal de sélection d'état qui est appliqué à la borne de sélection d'état, conformément aux

premier et second signaux de commande.

12 Dispositif informatique comportant un circuit de protection con-

tre une opération d'écriture incorrecte, caractérisé en ce qu'il comprend: un dispositif de mémoire qui comporte des moyens de mémoire, ces moyens de mémoire comprenant une borne de sélection d'état qui est utilisée pour sélectionner l'un ou l'autre des deux états des moyens de mémoire, un état étant un état actif dans lequel des données sont écrites et lues dans les moyens de mémoire, et l'autre état un état inactif dans lequel des données enregistrées dans les moyens de mémoire sont maintenues dans ces derniers,

et des moyens de détection de tension de source qui sont destinés à détec-

ter une valeur d'une tension de source et à générer un premier signal de commande devant être appliqué sur la borne de sélection d'état, sur la

base de la valeur de tension détectée; un premier registre de test d'écri-

ture dans lequel on peut écrire et lire des données, pour recevoir des données à considérer, par l'intermédiaire d'un bus de données; un bloc de commande comportant des moyens à microprocesseur, et dans lequel ces

moyens à microprocesseur sont conçus pour effectuer une opération d'écri-

ture de données prédéterminées dans le premier registre de test d'écriture, préalablement à une opération d'écriture réelle; un décodeur pour décoder les données à considérer qui sont enregistrées dans le premier registre de

test d'écriture; et des moyens de commande de sélection d'état qui génè-

rent le signal de sélection d'état sur la base du premier signal de com-

mande et d'un second signal de commande, ce second signal de commande étant obtenu à partir du décodeur, sous l'effet du décodage des données à considérer.