JPH11505649A

JPH11505649A - モジュール型ミラー型キャッシュメモリバッテリバックアップシステム

Info

Publication number: JPH11505649A
Application number: JP9532007A
Authority: JP
Inventors: シンキアットリオン，トーマス; ナガラ，アッシュウォス; ラオ，クリシュナクメール
Original assignee: Mylex Corp
Current assignee: International Business Machines Corp
Priority date: 1996-03-08
Filing date: 1997-03-07
Publication date: 1999-05-21
Also published as: KR19990008439A; EP0826178A1; BR9702112A; AU2203997A; CA2220340A1; WO1997033229A1; EP0826178A4; KR100466690B1; MX9708607A; TW343298B; AU726080B2; US5784548A

Abstract

(57)【要約】キャッシュダイナミックランダムアクセスメモリ（ＤＲＡＭ（２００））システム用のバッテリバックアップミラー型キャッシュメモリモジュール（２１０）は、キャッシュメモリへキャッシュ制御器（３１０）を介して供給されたＶ_ccレベルを検知し、且つ、キャッシュ制御器が供給したＶ_ccが予め設定したスレッシュホールドレベルより下側に降下する場合には、バッテリバックアップ装置（４００）がキャッシュメモリアレイをバックアップバッテリＶ_cc供給源（２２０）及びバックアップバッテリＶ_cc供給源（２２０）によって電力が供給されるバックアップリフレッシュ制御発生器ユニット（２３０）へキャッシュメモリアレイをスイッチさせる（２１０）。キャッシュＤＲＡＭ（２００）、バックアップバッテリ（２２０）、バックアップリフレッシュ発生器は、キャッシュメモリの内容を保存しながら、キャッシュ制御器及びホストから切断することの可能な単一のモジュール（４００）内に物理的に含まれている。バックアップシステムは、Ｖ_cc電源障害が発生した場合に稼動していたプログラムの実行の再開及び／又はキャッシュメモリの内容の回復のためのオペレーティングシステム内にインストールされている。

Description

【発明の詳細な説明】モジュール型ミラー型キャッシュメモリバッテリバックアップシステム発明の詳細な説明発明の分野本発明は、コンピュータキャッシュダイナミックランダムアクセスメモリ（ＤＲＡＭ）においてデータを格納し且つ検索するシステムに関するものである。更に詳細には、本発明は、バッテリバックアップ電源と、バッテリ動作型ＤＲＡＭリフレッシュ発生器と、一次キャッシュＤＲＡＭと、読取エラーを補正するために一次キャッシュメモリの内容のコピー（鏡像）を有する完全に冗長性の二次キャッシュＤＲＡＭとを包含する、高い信頼性のキャッシュメモリシステムである。ミラー型キャッシュメモリバッテリバックアップシステムは、バッテリバックアップ電源を使用することにより停電又は制御器喪失の場合にコンピュータキャッシュメモリ内のデータの維持を与える一体的なバッテリ電源を具備する分離可能なモジュールとして構成されている。発明の背景コンピュータメモリキャッシュは、関連する中央処理装置（ＣＰＵ）によって効率的に使用するために頻繁に使用されるデータを格納する高速のメモリである。キャッシュメモリは、非常に控え目なコストの増加でもって、ＣＰＵの性能における著しい増加を達成するために導入された。キャッシュメモリ（又は、単に「キャッシュ」）は、ＣＰＵ及び一般的により低速のメインメモリユニットと共に動作すべく構成されている高速の格納（記憶）ユニットである。キャッシュは命令レベルにおいてプログラムに対して透明なものであるから、命令セットを変更することなしに且つ既存のプログラムを修正することなしに、コンピュータシステム設計内に付加させることが可能である。キャッシュメモリは、メインメモリ（専用又は共用）に対してのＣＰＵのアクセスを高速化させるために独立のコンピュータシステムにおいて使用することが可能であり、又メモリアクセスを高速化させるために埋込型コンピュータシステムにおけるホストプロセサに関連して使用することが可能である。又、メインメモリは、１つ又はそれ以上の格納（記憶）技術を使用する１つ又はそれ以上の格納（記憶）装置の寄せ集めとすることが可能である。然しながら、本発明を説明する目的のために、独立型のコンピュータシステム適用例を使用する。何故ならば、本発明のその他のコンピュータシステムへの適用は当業者にとって明らかとなるからである。コンピュータシステムにおけるキャッシュの使用は、参照される格納されている項目に関する２つの観点に基づいており、即ち、参照がなされたすぐ後に、その参照された格納即ち記憶されている項目が再度参照される傾向があるということ、及び参照された項目近くに格納即ち記憶されている項目も、すぐその後で参照される傾向があるということである。キャッシュは、ＣＰＵに対してローカルな高速メモリ内にメインメモリのセグメント（ライン又はページ）を格納することによって頻繁に使用されるデータへの効率的なアクセスを与える。ＣＰＵがメモリの要求を行なう場合には、ＣＰＵはアドレスを発生し且つ所望の項目に対するキャッシュをサーチする。その項目がキャッシュ内に見つかった場合には、「ヒット」が発生し且つその項目はＣＰＵへ付与される。その項目がキャッシュ内にない場合には、「ミス」が発生し且つそのアドレスはメインメモリへパスされる。参照された項目を包含するメインメモリのセグメントが帰還されると、そのセグメントのコピーはキャッシュ内に格納される。キャッシュ格納空間が使用可能でない場合には、キャッシュ制御器は、典型的に、最も最近でなく使用された（ＬＲＵ）セグメントを最も最近に参照されたセグメントと置換することによって必要な空間を提供する。キャッシュメモリの一般的な形態は、ＭＯＳ（金属・酸化物・半導体）技術に基づいており、その場合に、二進データがＭＯＳトランジスタゲート上の電荷として効率的に格納される。このメモリセルの形態は、低い電力散逸を有しており且つ双安定フリップフロップメモリセルと比較してチップ面積を節約する。Ｎチャンネル（ＮＭＯＳ）装置の場合には、ゲート上に容量的に格納されている充分に小さな正の電荷が、該装置をターンオンさせ、一方その電荷を除去すると該装置をターンオフ（非導通状態）とさせる。オン状態は、論理１か又は０のいずれかとして解釈される。これらのセル、即ちＮＭＯＳか又はＰＭＯＳのいずれかは、ドライバトランジスタを具備する電荷格納コンデンサである。該メモリは、更に、電荷の有無を検知し且つ該ゲートへ電荷を与えるか又は取除くための手段を必要とする。これらのＭＯＳメモリセルを使用する場合の欠点は、容量的に格納されている電荷は究極的にリークし且つ格納されているデータを失わせるということである。更に、読取プロセスは破壊的なものである。何故ならば、格納されている電荷は、その状態が読取られる場合に放電されるからである。このリークのために及び破壊的な読取特性のために、読取の後にセルの前の状態を回復するための手段が設けられている。従って、周期的に、メモリの内容を読取り且つそのデータを回復させることによって、「リフレッシュ」モードが確立され、それはリフレッシュモード又は電源の機能障害が発生するまで、無期限に格納されているデータを保存することが可能である。このリフレッシュモードは、「ダイナミック」メモリセルという用語の語源である。この欠点にも拘らず、複数個のダイナミックメモリセルからなるアレイから形成されているダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、チップ上で達成することの可能な高いビット集積度のために広範に使用されている。ソリッドステートランダムアクセスメモリ（ＲＡＭ）は揮発性であり、即ちそれらは、パワー即ち電力がターンオフされた場合にそれらのメモリを喪失するので、キャッシュメモリ制御器に対してバッテリバックアップ電源を設けることが従来慣用されており、それは、キャッシュメモリ制御器からキャッシュメモリセルアレイへパワー即ち電力を供給する。この予防策は、停電期間中に、該メモリが機能し且つそのメモリを維持することを可能としている。図１は、キャッシュメモリシステム２０を包含する従来のコンピュータシステム１０の一例を示している。データ及び制御信号は、キャッシュメモリシステム２０、ＣＰＵ１１０、メインメモリ１２０を相互接続しているシステムバス１１５によってシステム１０を介して分布される。キャッシュメモリシステム２０は、データを格納するためのキャッシュＤＲＡＭ２００、キャッシュＤＲＡＭ２００の動作モード（例えば、キャッシュに対し及びメインメモリに対する読取／書込、及びキャッシュＤＲＡＭ２００のリフレッシュ）を制御するためのキャッシュ制御器２２、キャッシュ制御器２２及びキャッシュＤＲＡＭ２００へパワー即ち電力を供給するためのバッテリバックアップユニット２３を包含している。ＣＰＵ１１０がキャッシュメモリシステム２０と直接的な通信チャンネルを有することを可能とするために付加的なデータ及び制御経路１１６を設けることが可能である。図２は図１のキャッシュメモリシステム２０において使用するのに適したキャッシュＤＲＡＭ２００の基本的なアーキテクチュアを示している。キャッシュＤＲＡＭは、格納要素であるＤＲＡＭアレイ２０１の周りに構成されている。１組のインターフェースが設けられており、即ち、入力データアドレスをデコードするためのアドレスバッファレジスタ及びアドレスデコード２０２、読取又は書込動作モードを選択するための読取／書込（Ｒ／Ｗ）制御器２０５、書込データを受取るための入力データレジスタ２０４、読取データを出力するための出力データレジスタ２０５が設けられている。更に、ＤＲＡＭアレイ２０１内のアドレスの全てを発生するために内部アドレスカウンタを使用することによって、ＤＲＡＭアレイ２０１の内容を読取り、次いで同一のアドレス内に書き戻すことによって、ＤＲＡＭアレイ２０１の内容を周期的にリフレッシュするためにリフレッシュ論理及びアドレスカウンタ２０６が使用される。リフレッシュ論理制御は、入力線３１１上のキャッシュ制御器２２（図１）によって与えられる。入力線３１１は、更に、キャッシュメモリシステム２０（図１）によって必要とされるパワー（Ｖ_cc）も担持する。キャッシュＤＲＡＭ２００へのパワー即ち電力は、キャッシュ制御器２２（図１）を介して供給される。再度図１を参照すると、図１のキャッシュ制御器ユニット２２に対する電力（Ｖ_cc）障害即ち停電の場合には、キャッシュ制御器及びキャッシュＤＲＡＭの両方を機能状態に維持するために、バッテリユニット２３がキャッシュ制御器２２によってスイッチインされる。然しながら、例えば図１に示し且つ説明したような従来のバックアップ方法は、リフレッシュ機能及びバックアップバッテリスイッチング動作が制御器２２によって及びそれを介して制御されているので、キャッシュ制御器の機能障害の場合にはキャッシュメモリの保護を与えるものではない。従って、一般的な電力障害即ち停電か又は制御器の障害のいずれかの場合において、メモリアレイに対して直接的にバッテリバックアップパワー（電力）を供給することにより且つ欠陥性の制御器が交換されるか又はバックアップを有するＤＲＡＭメモリアレイを動作状態にあるキャッシュ制御器を具備するシステムへ転送することが可能となるまで、ＤＲＡＭがそのメモリを継続して維持するように、別個の組立体上にＤＲＡＭリフレッシュ機能を与えることによって、キャッシュされているデータを保存することが可能なキャッシュメモリシステムに対する必要性が存在している。更に、従来のキャッシュメモリにおいて読取エラーが発生する場合には、読取エラーの存在は、キャッシュメモリの各ラインに対するパリティビットによって検知することが可能である。然しながら、パリティビットの存在は、奇数（１，３，．．．）のビットエラーの検知を可能とするに過ぎず、エラー補正を与えるものではない。従って、検知された場合に、キャッシュメモリ読取エラーは、その誤りのあるデータをメインメモリへアクセスすることによるか、又はメインメモリへアクセスし且つ関連するＣＰＵによって発生されている場合のある中間結果を再度計算することによって、置換させることを必要とする。誤りのあるデータの再生は時間がかかる作業であり、従って、コンピュータシステムの処理能力を減少させる。電力障害、キャッシュ制御器障害、及びキャッシュメモリ読取エラーに対しての保護を与えることにより全体的な信頼性を増加させるために本発明は、一体的なバッテリ電源とリフレッシュ論理回路と、各々のアレイがエラー検知に対する独立的なパリティを有しており、キャッシュデータを一方のアレイ内に格納し且つその鏡像を他方のアレイ内に格納する二重キャッシュメモリアレイとを具備する着脱自在なキャッシュモジュールとして構成されているバッテリバックアップキャッシュメモリシステムを提供している。発明の要約簡単に説明すると、本発明は、関連するキャッシュメモリ制御器から物理的に分離することの可能なキャッシュＤＲＡＭバッテリバックアップシステムを提供するコンピュータシステムに使用するバッテリバックアップミラー型キャッシュメモリモジュール型組立体から構成されている。該モジュール型組立体は、通常、システム電源によって電力が供給される。通常外部供給源によって供給されるリフレッシュ制御信号は、キャッシュメモリをリフレッシュさせるための１組のリフレッシュ信号を発生する。該モジュール型組立体は、（１）第一及び第二キャッシュＤＲＡＭであって、各々が関連するＣＰＵに対して同一のデータをキャッシュ動作し、各々がメモリ内の各ラインに対するパリティビットと、各アクセスに対するパリティビットを計算し且つ各アクセスされたラインに対するパリティビットを計算し且つその計算したパリティビットをアクセスされたラインの格納されているパリティビットと比較することによって読取エラーを検知するパリティチェッカーとを有しており、且つ各ＤＲＡＭが共通のアドレスを使用して同時的にアドレス可能である第一及び第二キャッシュＤＲＡＭ、（２）２つのキャッシュＤＲＡＭのうちの１つから読取要求出力を選択するセレクタであって、その選択されたキャッシュＤＲＡＭが正しいパリティビットを有しているセレクタ、（３）前記２つのキャッシュＤＲＡＭを動作させるためのバッテリ電源と、前記バッテリ電源によって電力が供給されるリフレッシュ発生器と、システム電源が所定レベル以下に降下する場合にモジュール型組立体へ電力を供給するためにシステム電源とバッテリ電源との間で選択を行ない且つシステム電源出力レベルをモニタすることによってリフレッシュ発生器をキャッシュメモリアレイへ接続させる制御器とを具備するバッテリバックアップシステム、を有している。モジュール型組立体は、キャッシュメモリの内容を失うことなしに、バッテリ電源の寿命の間、ホストコンピュータシステムから物理的に切断させることが可能である。図面の簡単な説明本発明は、本発明の好適実施例の以下の詳細な記載及び添付の図面からより完全に理解されるものであるが、それは本発明を特定の実施例へ限定すべきものとして捉えるべきではなく、単に説明及びより良い理解のためのものである。図１は、キャッシュ制御器とキャッシュＤＲＡＭと、バッテリバックアップユニットとを包含するキャッシュメモリシステムを具備する典型的な従来のコンピュータシステムのブロック図である。図２はリフレッシュ制御を含む従来のキャッシュＤＲＡＭのブロック図である。図３はミラー型キャッシュメモリバッテリバックアップモジュールを使用したコンピュータシステムのブロック図である。図４は電力障害（停電）を検知し且つミラー型キャッシュメモリバッテリバックアップモジュールを動作させる制御器を示している。図５はミラー型キャッシュメモリバッテリバックアップモジュールの好適実施例の動作において使用される論理テーブルである。図６は図４に示した別のセレクタ（ＭＵＸ）に対する論理図である。図７はキャッシュメモリバックアップモジュールを動作させる方法を示した流れ線図である。図８はミラー型キャッシュを動作させる方法を示した流れ線図である。好適実施例の説明図３は、従来のバックアップシステムの制限を解消するモジュール型組立体バックアップシステム４００を具備するキャッシュメモリシステム３００を含むコンピュータシステム１００のブロック図である。図３は、システムバス１１５によって相互接続されているコンピュータシステム要素としての、ＣＰＵ１１０と、メインメモリ１２０と、キャッシュメモリシステム３００とを包含するコンピュータシステムを示している。キャッシュメモリシステム３００とＣＰＵ１１０との間の別の通信経路１１６が、キャッシュメモリとＣＰＵとの間に直接経路を与えており、従ってシステムバス１１５上のトラフィックを減少させている。システム電源１３０は、コンピュータシステムの全ての活性要素へ動作用のパワー即ち電力を供給する。キャッシュメモリシステム３００は、キャッシュ制御器３１０とモジュール型組立体バックアップシステム４００とを包含している。モジュール型バックアップシステム４００は、図１に示した従来の単一キャッシュＤＲＡＭの代わりに二重キャッシュアレイ２００と、バックアップ制御器及びセレクタ（ＳＥＬ）２１０と、バッテリバックアップユニット２２０と、リフレッシュユニット２３０とを包含している。バックアップ制御器及びセレクタ２１０は、ライン３１１を介してキャッシュ制御器３１１によって供給されるパワー即ち電力（Ｖ_cc）の状態をモニタする。ライン３１１は、更に、図２におけるキャッシュＤＲＡＭアレイ２００内に示したリフレッシュ論理及びアドレスカウンタ２０６によって要求される必要なリフレッシュ制御信号も担持する。バッテリユニット２２０及びリフレッシュユニット２３０の出力端は、リフレッシュユニット２３０からの出力リレッシュ制御信号及びキャッシュアレイ２００を動作させるために必要なバッテリユニット２２０からのバックアップパワー（Ｖ_cc）を担持するライン４０１によってバックアップ制御器及びセレクタ２１０へ接続している。出力線４０２は、両方のキャッシュＤＲＡＭ２００のリフレッシュ論理及びアドレスカウンタを動作させるためのバックアップ制御器及びセレクタ２１０によって選択されるリフレッシュ制御信号を供給する。制御器及びセレクタ２１０からの出力線４０２は、図２のリフレッシュ論理２０６を動作させるのに必要なパワー即ち電力を供給する。バッテリユニット２２０は、制御器及びセレクタ１８０を介してモジュール型バックアップシステム４００の全ての活性な部品へパワー即ち電力を供給するためのスタンバイＶ_cc供給源である。図３におけるリフレッシュユニット２３０は、図２に示したリフレッシュ論理２０６の条件に合致した１組の制御信号を発生する。リフレッシュ論理２０６はアドレスカウンタを包含しているので、リフレッシュ論理２０６を駆動するためにシステムクロックが必要であるに過ぎない。例えば、キャッシュＤＲＡＭ２００は、インテル２１２５６ＤＲＡＭを使用して実現することが可能であり、それは、該チップを動作させるためにキャッシュ制御器３１０（図３）によって二相クロック（ＲＡＳ及びＣＡＳ）が供給されることを必要とするに過ぎないオンチップリフレッシュ制御及びアドレスカウンタを提供している。図４は、図３の制御器及びセレクタ２１０の詳細な回路ブロック図である。図３及び４の両方を参照すると、キャッシュ制御器３１０からの通常の入力は入力線３１１上に供給され、該入力線は、モジュール型バックアップシステム４００における全ての活性な部品へ分配させるためにＶ_ccを供給し、キャッシュアレイ２００のリフレッシュ制御論理を駆動するためにリフレッシュ制御信号を供給し、且つキャッシュデータが「ダーティ（ｄｉｒｔｙ）」であるか否か、即ち占有的に所有及び修正されているものでないか否かを表わすためのキャッシュ状態ラインを与えている。ライン３１１を介して供給されるＶ_ccは、図示した如くに接続されているダイオード２１４へ印加され、従って電流はキャッシュ制御器からダイオード２１４内へ流れ込む。該ダイオードからの出力は、該モジュール型バックアップ組立体を介してパワー即ち電力を分配させるためにライン２１５へ接続している（パワー即ち電力の分配に関する詳細は当該技術において公知であり、従って、本発明をより明確に記載するために省略する）。ライン２１５は、更に、モジュール型バックアップ組立体へバックアップパワーを供給するために、分離用ダイオード２２２を介してバッテリユニット２２０のＶ_cc 出力端へ接続している。入力線３１１によってキャッシュ制御器から供給されたＶ_ccは、分離用ダイオード１９１及び抵抗２２３を介して、バッテリ１８９へのトリクル充電を与える。入力端３１１は、更に、モジュール型バックアップ組立体の活性回路によって要求される必要な電流を供給する。キャッシュ制御器が供給するＶ_ccがバッテリユニット２２０によって供給されるＶ_ccレベルより下に降下すると、ダイオード２２２は逆方向にバイアスされ且つキャッシュ制御器Ｖ_cc 供給源をバッテリユニット２２０から分離（切断）させ、且つバッテリユニット２２０におけるダイオード２２２が順方向バイアスされて、バッテリが供給する電流に対して低抵抗経路を与える。逆に、キャッシュ制御器によって供給されるパワーレベルが降下した後に正常な状態に復帰すると、キャッシュ制御器が供給するＶ_ccが回復される。このように、一次キャッシュ制御器が供給したパワーとバックアップバッテリパワーとの間の滑らかな遷移が達成される。入力端３１１からのＶ_ccラインは、更に、電圧比較器１８２の入力端へ付与され且つ基準入力が分圧器Ｒ１，Ｒ２のスレッシュホールド電圧（Ｖ_T）出力端へ接続される。スレッシュホールド電圧はＶ_ccに対する最も低い許容可能なレベルに予め固定されており、従って、Ｖ_ccがそのレベルより下に降下すると、比較器１８２からの出力は論理低レベルにある。そうでない場合には、電圧比較器１８２の出力は論理高状態にある。入力端３１１のキャッシュ状態ラインは、キャッシュがダーティであるか否かを表わし、且つフリップフロップ２１３内に格納される二進信号を担持する。フリップフロップ２１３の出力状態は、比較器２１２の出力と共に、ライン２１５上の２ビット二進セレクタコードを形成し、ＭＵＸ２１１の選択入力端へ印加される。キャッシュ状態がダーティである場合には、フリップフロップ２１３の出力は高論理レベルにあり、そうでない場合には、低論理レベルにある。ＭＵＸ２１１は４組の入力０−３を有しており且っキャッシュアレイ２００へリフレッシュ制御信号を送給するための１出力組のライン４０２を有している。選択される特定の組の入力は、図５の論理テーブルの最初の２つの欄に示したような２ビット選択コードの状態によって決定される。図４及び５を参照すると、比較器２１２からの出力は「ｍｓｂ」（最大桁ビット）の符号が付けられており、一方フリップフロップ２１３の出力は「１ｓｂ」（最小桁ビット）の符号が付けられている。二番目及び三番目の欄は物理的な意味を与えており、即ち、キャッシュ制御器が供給するＶ_ccが比較器１８２へ入力されるスレッシュホールド電圧Ｖ_Tよりも大きい場合には、ｍｓｂは低であり、そうでない場合には高である。１ｓｂ低状態は、キャッシュがダーティではないことを表わし、一方その高状態は、キャッシュの内容がダーティであることを意味している。五番目及び六番目の欄は、出力のためにどの組の入力線が選択されているかを表わす。従って、ｍｓｂ／１ｓｂ入力（０，０）の場合には、リフレッシュ制御信号が供給されることはない。何故ならば、キャッシュデータは修正されず、従ってメインメモリから回復することが可能だからである。入力（０，１）の場合には、リフレッシュユニット２３０出力リフレッシュ制御信号セット（組）が選択される。ｍｓｂ＝１（高）である場合には、キャッシュ制御器３１０はＶ_cc、リフレッシュ制御信号組を供給し、且つ、更に、オン／オフ制御へ接続している制御線１９２によってＤＣ／ＤＣ変換器２２１を脱活性化させる。図４に戻って参照すると、バッテリユニット２２０はバッテリ電源２２４を包含しており、それは単一セルニッケル・カドミウム（ｎｉｃａｄ）バッテリであり、約２．４Ｖの出力電圧Ｖ_Bを発生する。バッテリ２２４は、バックアップ出力電圧Ｖ_ccを発生するためにＤＣ−ＤＣ電圧変換器２２１を駆動するために必要とされるパワー即ち電力を供給する。ＤＲＡＭアレイを動作させるためにＶ_ccの典型的な値は５．０±０．５Ｖである。従って、ＤＣ／ＤＣ変換器２２１は、入力線１６１を介してキャッシュ制御器３１０によって供給されるＶ_ccレベルがＤＣ／ＤＣ変換器２２１によって供給されるＶ_cc電圧レベルより下に降下する場合に、ダイオード２２２を介してバックアップパワーを供給する。従って、ＤＣ／ＤＣ変換器２２１からの公称Ｖ_cc出力レベルは、入力線３１１上に供給される公称Ｖ_ccレベルよりも低く設定されるべきである。図６はＭＵＸ２１１の別の実現例を示した論理図であり、それは、１ｓｂ及びｍｓｂ入力線２１５、インバータ１１及び１２、２入力ＡＮＤゲートＡ１及びＡ２、及び、キャッシュ制御器が供給するＶ_ccがスレッシュホールド電圧Ｖ_Tより低く且つキャッシュの内容がダーティではない場合に１組のリフレッシュ制御信号を供給することを防止するための低論理レベルラインか、リフレッシュユニット２３０リフレッシュラインか、又はキャッシュ制御器リフレッシュラインのいずれかの、１組の入力線を選択するための１組のＡＮＤゲートＡ３，Ａ４，Ａ５を包含している。後者の選択は、オプションであって、それはキャッシュメモリの内容を失うことを許容する。何故ならば、非ダーティ状態は、キャッシュの内容が修正されておらず、従ってメインメモリから回復可能であることを意味しているからである。このオプションが実行されない場合には、セレクタ（ＭＵＸ）２１１実現例は、更に、１組の低論理レベルライン（１１，Ａ１，Ａ５）を選択することに関連する論理部品を取除くことによって簡単化させることが可能である。ＯＲゲートＯＲ１は、出力線４０２上に出力を行なうために、Ａ３，Ａ４又はＡ５のいずれかから活性な組のラインを選択する。図７は、図４のキャッシュメモリバックアップ装置が機能する方法（キャッシュ保存５００）を要約する流れ線図である。ステップ５０５は、キャッシュ制御器が供給したＶ_ccがスレッシュホールド電圧Ｖ_Tよりも低いか否かをチェックし、且つそうである場合には、ステップ５１０へ進行する。そうでない場合には、Ｖ_cc＜Ｖ_Tとなるまでキャッシュは動作を継続する。ステップ５１０は、該キャッシュがダーティ状態にあるか否かをチェックし、且つ、そうである場合には、バックアップバッテリがステップ５３０においてスイッチインされて、キャッシュバックアップモジュールへＶ_ccを供給し且つステップ５３５へ進行し、そこで、キャッシュの内容を保存するための所要のリフレッシュ制御信号がリフレッシュ信号発生ユニットによってキャッシュアレイへ供給される。キャッシュがダーティでない場合にはステップ５１５はキャッシュＤＲＡＭへ所要のリフレッシュ制御信号を供給しないことによるか、又はキャッシュアレイへバックアップＶ_ccパワーを供給しないことによって、リフレッシュ制御信号を禁止する。ステップ５２０は、ステップ５２５における通常パワーの復帰に対しキャッシュ制御器が供給するＶ_ccをモニタし、且つ回復された場合には、パワー及びリフレッシュ制御信号が再度キャッシュ制御器によって供給される。本方法は、ステップ５０５へ復帰して別のＶ_cc障害を待機する。図３を参照すると、キャッシュメモリバックアップモジュール４００は、更に、上述した如き通常の動作条件下においてキャッシュ制御器３００の制御下で並列的に動作する一対の「ミラー型」ＤＲＡＭキャッシュアレイ２００を包含している。メインメモリ１２０へのアクセスはシステムバス１１５によって与えらえる。ＣＰＵ１１０による両方のキャッシュアレイ２００に対しての一次アクセスはキャッシュセレクタ２８０を介してキャッシュバス１１６によって与えられる。システムバス１１５から又はバス１１６を介してＣＰＵ１１０からのデータがキャッシュメモリシステム３００へ書込まれる場合には、パリティビットが発生され、且つ、データと共に、キャッシュセレクタ２３０を介して同一のアドレスにおいて各キャシュアレイ２００内に格納される。データがキャッシュメモリから読取られる場合には、同一のアドレスを使用して両方のキャッシュアレイ２００が同時的に読取られ、且つその結果はキャッシュセレクタ２３０へ提供され、該キャッシュセレクタは各キャッシュアレイからのデータのパリティをそれと関連する格納されているパリティビットに対しチェックする。両方のキャッシュアレイ出力データが正しいパリティを示す場合には、一対のキャッシュアレイ２００のうちの一方の出力データがキャッシュセレクタ２８０による出力のために選択される。一方のキャッシュアレイ出力データのみが正しいパリティを有するものである場合には、出力を行なうためにキャッシュセレクタ２８０によってその出力が選択される。いずれのキャッシュアレイパリティも正しいものでない場合には、システムエラーフラグがセットされる。キャッシュ制御器３１０は、読取アクセスがＣＰＵからの読取要求であるか又はメインメモリ１２０に対する書き戻し要求であるかに基づいて、キャッシュセレクタ２８０の出力がバス１１６へ行くか又はシステムバス１１５へ行くかを選択する。両方のパリティチェックが正しい場合にどのキャッシュアレイ２００出力が使用されるべきかを選択する最も簡単な方法は、キャッシュアレイのうちの１つを、パリティエラーが検知されない場合にデータが選択される一次キャッシュアレイとして指定することによるものである。一方、その選択は、回転によるか、又は一対のキャッシュアレイのうちの１つをランダムに選択することにより行なうことが可能である。単一のパリティエラーが検知されると、キャッシュ制御器３１０は、元のデータへアクセスするために使用したのと同一のアドレスにおいて、正しいパリティを有するキャッシュアレイの出力データを他方のキャッシュアレイ内へ書込ませる。このように、対構成とされている（ミラー型）キャッシュアレイは増加した信頼性を与え、キャッシュメモリの完全性を維持する。図８は、パリティエラーを補正するための図３のミラー型キャッシュメモリシステム３００を使用するための上述した方法（ミラー型キャッシュ動作６００）の流れ線図である。この方法は、ステップ６０１において開始し、そこで本方法はキャッシュシステムメモリアクセスを待機する。アクセスが初期化されると、ステップ６０２が、それが読取又は書込アクセス要求であるか否かを判別する。それが書込要求である場合には、本方法はステップ５０３へ移行し、そこで、データビットを排他的ＯＲ処理することによってデータからパリティビットを計算する。ステップ６０４において、該パリティビットは、そのデータと共に、両方のキャッシュアレイ（バンク）における指定されたアドレスに格納され、且つ本方法はステップ６０１へ帰還する。そのアクセスがステップ６０２において読取要求であると判別される場合には、ステップ６０５は両方のキャッシュバンクを読取る。ステップ６０６は、各バンクの出力データのパリティを計算し且つその計算したパリティをそのデータが最初に格納された場合に計算された格納されているパリティビットと比較することによって、パリティエラーに対して各バンクの出力をチェックする。いずれのバンクの出力に対してもパリティエラーが検知されない場合には、ステップ６０７はプロセスをステップ６０８へ移動させ、そこで、出力用のデータが、一次バンクとして指定したバンクから選択され、且つ本方法はステップ５０１へ帰還する。そうでない場合には、ステップ６０４は本プロセスをステップ６０９へ移動させ、そこで、他方の（ミラー型）バンクの出力が選択される。ステップ６０９において、ミラー型バンクからの出力データがパリティエラーに対してチェックされる。ミラー型バンクデータに対する計算されたパリティが正しい場合には、本方法は、ステップ６１０において、ステップ６１１へ移動する。ステップ６１１はミラー型バンク出力データを出力し、ミラー型バンクから出力されたデータをコピーすることによって一次バンクを補正し、且つステップ６０１へ帰還する。そうでない場合には、ステップ６１２は二重パリティエラー欠陥を報告し、次いでステップ６０１へ帰還する。ホストオペレーティングシステムは、キャッシュしたデータの状態（所有されているか、共用であるか、ダーティであるか等）に依存して、どのようにして二重パリティデータエラーを取扱うかを決定することが可能である。注意すべきことであるが、本バックアップシステムの重要なオプションとしての特徴は、図３の物理的に分離可能なモジュール４００である。キャッシュ制御器及びホストコンピュータシステムから物理的に分離可能であることによって、バッテリバックアップモジュール４００は、障害が発生した物理的環境から取除き且つ動作状態にあるキャッシュ制御器を有する別のシステムへ「プラグ」即ち接続させることが可能である。このことは、メインメモリをアップデートし及び／又はキャッシュ制御器の障害が発生したプログラムの実行を再開するために新たなホストシステムによってキャッシュの内容をアクセスすることを可能とする。業界標準の単一インラインメモリモジュール（ＳＩＭＭ）型の物理的形態が適している。当業者によって理解されるように、上述した方法及び装置における多くの変形を、本発明の精神及び範囲から逸脱することなしに当業者によって行なうことが可能であり、本発明の範囲は以下の請求の範囲における記載のみによって制限されるべきものである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０６Ｆ 1/00 ３３５Ｃ (72)発明者ラオ，クリシュナクメールアメリカ合衆国，カリフォルニア 94555, フリモント，ブルーバードコート 32875 【要約の続き】メモリの内容の回復のためのオペレーティングシステム内にインストールされている。

Claims

【特許請求の範囲】１．コンピュータシステムにおいて使用するキャッシュダイナミックランダムアクセスメモリ（ＤＲＡＭ）用のミラー型キャッシュメモリバッテリバックアップシステムであって、前記キャッシュＤＲＡＭは通常キャッシュメモリに対してリフレッシュ信号を供給するキャッシュ制御器によって制御され且つコンピュータシステム電源によって電力が供給され、本バッテリバックアップシステムは、コンピュータシステム電源が障害が発生する場合にＤＲＡＭキャッシュメモリへ電力及びリフレッシュ信号を供給するバッテリバックアップシステムにおいて、（ａ）各ＤＲＡＭバンク内に格納されているデータのコピーを格納するために共通のアドレスによってアドレス可能な第一及び第二ＤＲＡＭバンクを包含するミラー型キャッシュメモリであって、読取エラー補正のために冗長のバックアップメモリを与えており、各ＤＲＡＭバンクが１組のリフレッシュ信号を受付けるためのリフレッシュ入力端と、前記第一及び第二ＤＲＡＭバンクへの及びそれからのデータアクセスを選択するためにキャッシュ制御器よって制御されるバンクセレクタとを具備しているミラー型キャッシュメモリ、（ｂ）バッテリ電源、（ｃ）前記ミラー型キャッシュメモリをリフレッシュさせるための１組のリフレッシュ信号を発生するリフレッシュ発生器、（ｄ）コンピュータシステム電源電圧を検知し且つシステム電源が特定されている出力電圧レベルを供給している場合にはバッテリバックアップシステムへ電力を供給するためにコンピュータシステム電源を選択し且つそうでない場合にはバッテリ電源を選択するバックアップシステム制御器であって、システム電源が前記特定されている出力電圧レベルを供給している場合に前記キャッシュ制御器によって供給される１組のリフレッシュ信号を前記第一及び第二ＤＲＡＭバンクリフレッシュ信号入力端へ接続させ且つシステム電源が前記特定されている出力電圧レベルを供給していない場合には前記リフレッシュ発生器信号出力端を前記第一及び第二ＤＲＡＭバンクリフレッシュ信号入力端へ接続させるバックアップシステム制御器、を有するバッテリバックアップシステム。２．請求項１において、前記第一及び第二ＤＲＡＭバンクの各々が各ＤＲＡＭバンクをリフレッシュさせるためのリフレッシュ論理を有しているバッテリバックアップミラー型キャッシュメモリシステム。３．請求項１において、書込パリティビットが各データ書込アクセスに対して格納され、バンクセレクタが読取アクセスに応答して前記第一ＤＲＡＭバンクの出力データ及び前記第二ＤＲＡＭバンクの出力データからの読取パリティビットを計算し且つその読取ったパリティビットをアクセスしたデータと共に格納されている書込パリティビットと比較して、前記読取パリティビットと書込パリティビットとが一致しない場合にはパリティエラーを判別し、且つ、データを出力するために、読取パリティビットが格納されている書込パリティビットと一致するＤＲＡＭバンクを選択するバッテリバックアップミラー型キャッシュメモリシステム。４．請求項３において、前記ＤＲＡＭバンクのうちの１つのみがパリティエラーを発生する場合に、パリティエラーのないＤＲＡＭバンクからの出力データ及びパリティビットを他方のＤＲＡＭバンクへ書込むことによってＤＲＡＭバンクパリティエラーを補正するバッテリバックアップミラー型キャッシュメモリシステム。５．請求項３において、両方のＤＲＡＭバンクがパリティエラーを発生する場合に、キャッシュセレクタによってキャッシュメモリ欠陥フラグが発生されるバッテリバックアップミラー型キャッシュメモリシステム。６．コンピュータシステムに使用するミラー型キャッシュダイナミックランダムアクセスメモリ（ＤＲＡＭ）用のモジュール型バッテリバックアップキャッシュシステムであって、ミラー型キャッシュＤＲＡＭが通常ミラー型ＤＲＡＭ用のリフレッシュ信号及びシステム電源からの動作用電力を供給するキャッシュ制御器によって制御され、システム電源が障害を発生した場合にバッテリバックアップシステムがキャッシュＤＲＡＭに対して電力及びリフレッシュ信号を供給し、モジュール型バッテリバックアップキャッシュシステムはミラー型キャッシュＤＲＡＭの内容を保存しながらコンピュータシステム及び関連するキャッシュ制御器から切断することが可能であるようなモジュールとして構成されているモジュール型バッテリバックアップキャッシュシステムにおいて、（ａ）第一及び第二キャッシュＤＲＡＭを有するミラー型キャッシュＤＲＡＭであって、各キャッシュＤＲＡＭがキャッシュＤＲＡＭの内容をリフレッシュするための１組のリフレッシュ制御信号を受付けるためのリフレッシュ入力端を具備するリフレッシュ回路及び複数個のダイナミックメモリセルからなるアレイを有しているミラー型キャッシュＤＲＡＭ、（ｂ）キャッシュメモリ及びバッテリバックアップシステムを動作させるための電力を供給するバッテリ電源、（ｃ）キャッシュＤＲＡＭをリフレッシュさせるための１組のリフレッシュ制御信号を発生するリフレッシュ発生器、（ｄ）システム電源が適切な出力電圧レベルで動作している場合にバッテリバックアップシステムへ電力を供給するためにシステム電源を選択し且つそうでない場合にはバッテリ電源出力を選択するバックアップシステム制御器であって、システム電源が特定されている出力電圧レベルを供給している場合には第一及び第二リフレッシュ入力端をキャッシュ制御器リフレッシュ制御信号出力端へ接続させ且つシステム電源が特定されている出力電圧レベルを供給するものではない場合には第一及び第二キャッシュＤＲＡＭリフレッシュ入力端をリフレッシュ発生器リフレッシュ制御信号出力端へ接続させるバックアップシステム制御器、を有するモジュール型バッテリバックアップキャッシュシステム。７．請求項６において、更に、コンピュータシステム電源からバッテリ電源を充電するためのトリクル充電回路を有するモジュール型バッテリバックアップキャッシュシステム。８．請求項６において、更に、（ａ）各キャッシュＤＲＡＭの内容がダーティであるか否かを表わすキャッシュ制御器からのキャッシュステータス信号を受付ける入力端、（ｂ）キャッシュステータス信号が、各キャッシュＤＲＡＭの内容がダーティでないことを表わし且つシステム電源が特定されている出力電圧レベルを供給するものではない場合に、リフレッシュ発生器が各キャッシュＤＲＡＭへ１組のリフレッシュ信号を供給することを禁止する、を有するモジュール型バッテリバックアップキャッシュシステム。９．請求項６において、物理的モジュールが単一インラインメモリモジュール（ＳＩＭＭ）であるモジュール型バッテリバックアップキャッシュシステム。１０．請求項６において、前記第一及び第二ＤＲＡＭバンクが両方のＤＲＡＭバンクをリフレッシュさせるためのリフレッシュ論理を包含しているモジュール型バッテリバックアップキャッシュシステム。１１．請求項６において、書込パリティビットが各データ書込アクセスによって格納され、バンクセレクタが第一ＤＲＡＭバンクの出力データから及び第二ＤＲＡＭバンクの出力データから、読取アクセスに応答して読取パリティビットを計算し且つその読取パリティビットをアクセスされたデータと共に格納されている書込パリティビットと比較して読取パリティビットと書込パリティビットとが一致しない場合にパリティエラーを判別し、且つ、データを出力するために、読取パリティビットが格納されている書込パリティビットと一致するＤＲＡＭバンクを選択するモジュール型バッテリバックアップキャッシュシステム。１２．請求項１１において、ＤＲＡＭバンクのうちの１つのみがパリティエラーを発生する場合には、パリティエラーのないＤＲＡＭバンクからの出力データ及びパリティビットを他方のＤＲＡＭバンクへ書込むことによってＤＲＡＭバンクパリティエラーを補正するモジュール型バッテリバックアップキャッシュシステム。１３．請求項１１において、両方のＤＲＡＭバンクがパリティエラーを発生する場合にキャッシュセレクタによってキャッシュメモリ欠陥フラグが発生されるモジュール型バッテリバックアップキャッシュシステム。