JP4421196B2

JP4421196B2 - 放電破壊防止回路

Info

Publication number: JP4421196B2
Application number: JP2003052430A
Authority: JP
Inventors: 浩和山崎
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2010-02-24
Anticipated expiration: 2023-02-28
Also published as: JP2004265473A

Description

【０００１】
【発明の属する技術分野】
本発明は、衣服などの静電気に起因して生じる気中放電による内部データ破壊を防止する放電破壊防止回路に関する。
【０００２】
【従来の技術】
ＩＣチップが内蔵される電子機器は、電子機器と衣類などとの間に発生する静電気の放電に対して一定の基準が設けられている。特に、ゲームプログラムやその他のプログラムが記憶されたメモリチップを内蔵する電子機器の場合、静電気の放電により記憶データが破壊されたり書き換えられたりすることがないように、静電気放電対策回路が内蔵される。
【０００３】
図１は、ケース１０内にＩＣチップ１２を内蔵する電子機器に対して、電極１４から静電気の放電１６を発生させた状態を示している。静電気による放電には、直接触れたことにより静電気が印加される場合と、空気中を伝わって放電する気中放電により静電気が印加される場合とがある。静電気の気中放電に対する試験工程では、電極１４から静電気放電を人為的に発生させ、ＩＣチップ１２のデータ破壊の有無などがチェックされる。気中放電に対するデータ破壊は、電子機器に電源が印加されている状態で静電気放電が発生した場合に発生する。従って、試験工程では、電源投入した状態で、静電気の放電を発生させてデータ破壊などがチェックされる。
【０００４】
放電に起因してＩＣチップの外部端子にはプラス方向の電圧変化やマイナス方向の電圧変化が生じる。電源が印加されている状態では、このような特定の外部端子の電圧変化は、動作指令と同じ状態を生成し誤動作を招く場合がある。例えば、メモリチップのチップイネーブル端子に静電気放電によるマイナスの電圧変化が発生すると、それによりメモリチップが活性化状態になり、誤って読み出し動作や書き込み動作を開始する。このような動作により記憶されているデータが誤って書き換えられてしまい、データ破壊やプログラム破壊を招く。
【０００５】
図２は、従来の気中放電対策を説明する図である。データ破壊を招くメモリ装置２０は、通常、書き込みや読み出し動作を制御するための制御信号端子と、アドレス端子ＡＤＤ及びデータ端子ＤＡＴＡとが、外部端子として備えられている。制御信号は、図２の例では、チップイネーブル端子／ＣＥ、アウトプットイネーブル端子／ＯＥ、ライトイネーブル端子／ＷＥである。この例では、いすれの制御信号もＬレベルでアクティブ状態（活性化状態）になる。例えば、チップイネーブル／ＣＥがＬレベルで且つアウトプットイネーブル／ＯＥがＬレベルであればリード動作が実行され、チップイネーブル／ＣＥがＬレベルで且つライトイネーブル／ＷＥがＬレベルであればライト動作が実行され、アウトプットイネーブル／ＯＥとライトイネーブル／ＷＥとが同時にＬレベルに制御されることはない。
【０００６】
かかるメモリ装置の場合、チップイネーブル／ＣＥがＬレベルにならない限りは、チップ内部が活性化状態になることはないので、気中放電対策回路が、チップイネーブル端子／ＣＥに設けられている。図２に示された気中放電対策回路は、ＮＯＲゲート２２と遅延回路２４とを組み合わせたフィルタ回路がチップイネーブル端子／ＣＥに設けられ、フィルタ回路を通過した信号が内部チップイネーブル信号／ＣＥｉｎｔとして入力される。
【０００７】
図３は、図２のフィルタ回路の動作波形図である。電源オンの状態では、チップイネーブル信号／ＣＥはＨレベルでメモリ装置は非活性状態にある。この状態で静電気放電の発生により、チップイネーブル端子にマイナスのグリッジＧ１が発生したとする。このマイナスのグリッジによりチップイネーブル信号／ＣＥのＬレベルが検出され、メモリチップが活性化状態になり、他の制御信号／ＯＥや／ＷＥもＬレベルになると、リード動作やライト動作が誤って開始される。
【０００８】
図２のフィルタ回路では、チップイネーブル信号／ＣＥを遅延回路２４により所定時間遅延させ、ノードＡ，ＢをＮＯＲゲートに入力させることで、内部チップイネーブル信号／ＣＥｉｎｔにはマイナスのグリッジが伝播しないようにしている。なお、図２のフィルタ回路を開示する技術文献や特許文献は見つかっていない。
【０００９】
【発明が解決しようとする課題】
しかしながら、放電により遅延回路２４の遅延時間より長いグリッジＧ２（図３中破線）が発生すると、このフィルタ回路は内部チップイネーブル信号／ＣＥｉｎｔへのグリッジＧ３の発生を防止することはできない。かかるグリッジの通過も防止するためには、遅延回路２４の遅延時間をより長くする必要があるが、遅延時間を長くすると、外部からのチップイネーブル信号／ＣＥに対する内部チップイネーブル信号／ＣＥｉｎｔの遅延時間も大きくなり、メモリ装置のアクセスの遅れを招き、高速動作に悪影響を与える。
【００１０】
そこで、本発明の目的は、通常動作への影響を抑えつつ静電気放電による内部データの破壊を防止することができる回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明のひとつの側面は、第１及び第２の制御信号が同時に第１のレベルになるとき第１の内部動作が起動され、第１及び第３の制御信号が同時に第１のレベルになるとき第２の内部動作が起動されるＬＳＩチップにおける静電気破壊防止回路において、前記第２及び第３の制御信号が同時に第１のレベルになることを検出する検出回路と、当該検出回路の出力に応答して前記第１の制御信号の内部回路への伝播を禁止する伝播制御回路とを有することを特徴とする。
【００１２】
上記発明によれば、通常の動作制御において発生し得ない第２及び第３の制御信号が同時に第１のレベルになる状態を検出したときに、内部動作の起動を制御する第１の制御信号の内部回路への伝播を禁止するようにしたので、静電気の放電に伴う誤動作の原因となるグリッジの内部回路への伝播を防止することができる。この静電気破壊防止回路によれば、第１の制御信号に発生するグリッジが短くても長くても有効に防止することができると共に、第１の制御信号端子に遅延回路を設ける必要がないので、ＬＳＩの高速動作に悪影響を与えることはない。また、この検出回路は通常の動作制御では動作せず、通常動作に何らかの影響を与えることはない。
【００１３】
上記の発明の側面において、より好ましい実施例では、第２及び第３の制御信号配線と電源配線との間にそれぞれカップリングキャパシタが設けられている。静電気放電が発生する場合、何らかの形で電源端子にも同様のグリッジが発生することが見受けられる。従って、内部回路の構成の違いに起因して、第２及び第３の制御信号に発生するグリッジの大きさが異なったとしても、電源端子に発生するグリッジが第２及び第３の制御信号端子にも重畳され、検出回路が適切にグリッジの発生を検出することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではなく、本発明の技術的範囲は後述する特許請求の範囲に記載されたものとその均等物にまで及ぶ。
【００１５】
図４は、本実施の形態における静電気破壊防止回路を示す図である。この例では、第１の制御信号としてチップセレクト信号／ＣＥが、第２の制御信号としてアウトプット信号／ＯＥが、そして、第３の制御信号としてライトイネーブル信号／ＷＥが対応する。これらの制御信号はいずれも、ＬＳＩの外部端子に接続されるパッドから、入力信号波形を整形するインバータ３８〜４８を介してチップ内部に供給される。
【００１６】
図中、一例として制御信号検出回路３０が示されている。この制御信号検出回路３０は、ＮＯＲゲート３２，３４，３６を有し、チップイネーブル信号／ＣＥがＬレベルで且つアウトプットイネーブル信号／ＯＥがＬレベルの時に、リード動作コマンドを検出し、内部チップイネーブル信号／ＣＥｉｎｔをＬレベル（活性化レベル）にする。更に、制御信号検出回路３０は、チップイネーブル信号／ＣＥがＬレベルで且つライトイネーブル信号／ＷＥがＬレベルの時に、ライト動作コマンドを検出し、内部チップイネーブル信号／ＣＥｉｎｔをＬレベル（活性化レベル）にする。通常動作における制御モードはこの２種類であり、通常動作においてアウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥとが同時にＬレベルになることはない。
【００１７】
そこで、本実施の形態では、静電気による放電破壊防止回路として、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥが同時にＬレベルになることを検出する検出回路としてＮＯＲゲート５０を設け、両信号／ＯＥ，／ＷＥが共にＬレベルの時にＮＯＲゲート５０がＨレベルの出力Ｓ５０を生成する。更に、内部にチップイネーブル信号／ＣＥｉｎｔが伝播するのを制御する回路としてＯＲゲート５２を設けて、検出回路５０の出力Ｓ５０によって、チップイネーブル信号／ＣＥｉｎｔが内部に伝播するのを制御する。具体的には、検出回路のＮＯＲゲート５０が両信号／ＯＥ、／ＷＥが共にＬレベルになるのを検出すると、その検出信号Ｓ５０（Ｈレベル）により伝播制御回路であるＯＲゲート５２が内部チップイネーブル信号Ｓ３６の内部への伝播を禁止する。これにより、内部チップイネーブル信号／ＣＥｉｎｔは強制的にＨレベル（非活性レベル）に維持される。
【００１８】
静電気の気中放電が発生した時に内部データの破壊を防止するためには、チップセレクト信号／ＣＥと共にアウトプットイネーブル信号／ＯＥまたはライトイネーブル信号／ＷＥのいずれかがＬレベルになって、内部で誤って読みだしや書き込み動作が起動するのを防止すればよい。そして、そのような状況下では、これら制御信号／ＣＥ，／ＯＥ，／ＷＥの全てにマイナスのグリッジが発生して共にＬレベルになる。そこで、上記の検出回路５０と伝播制御回路５２からなる放電破壊防止回路は、通常動作時にはあり得ない制御信号の組合せモードである、制御信号／ＯＥ，／ＷＥの両方がＬレベルになるモードを検出し、それを検出したときは、チップイネーブル信号／ＣＥの内部回路への伝播を禁止し、内部動作が誤って起動しないようにしている。つまり、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの両方がＬレベルになるモードを、放電破壊モードととらえている。
【００１９】
図５は、図４の放電破壊防止回路の動作波形図である。メモリ装置に電源が投入されると、非活性状態では制御信号／ＣＥ，／ＯＥ，／ＷＥは全てＨレベルに維持されている。そして、気中放電が発生すると、プラスのグリッジやマイナスのグリッジがこれらの制御信号端子に発生する。プラスのグリッジであればそれらの制御信号がＨレベルに維持されるので何ら内部回路に誤動作が発生することはないが、マイナスのグリッジＧ１２，Ｇ１４，Ｇ１８が発生すると、それらの制御信号が一時的にＬレベルになる。図５中には、電圧ＨレベルがＶＩＨ、電圧ＬレベルがＶＩＬで示されている。このような制御信号の組合せは通常の動作制御においてはあり得ないが、気中放電の発生でこのようなモードが発生すると、内部回路の誤動作を起動させる。
【００２０】
図４の放電破壊防止回路は、制御信号／ＯＥ，／ＷＥが共にＬレベルになったことを検出し、チップイネーブル信号／ＣＥのＬレベルが内部に伝播するのを禁止する。これにより、内部で読み出し動作や書き込み動作が誤って起動するのが防止される。メモリチップが例えばＦｅＲＡＭ（強誘電体ＲＡＭ）の場合は、読み出し動作はデータを破壊する読み出しであるので、読み出し動作が起動されるだけでも内部データの破壊につながる。また、一般にメモリチップはライト動作が起動されると内部データの破壊につながる。
【００２１】
気中放電は人為的に与えられるものではなく、その形態は千差万別である。従って、必ずしも制御信号であるアウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの両方に同じマイナスグリッジが常に発生するとは限らない。また、制御信号に対する回路構成によっても、各制御信号配線に発生するグリッジの形態が異なることもある。
【００２２】
例えば、図５に示されるように、アウトプットイネーブル信号／ＯＥには比較的大きなマイナスグリッジＧ１２が発生し、ライトイネーブル信号／ＷＥには比較的小さなマイナスグリッジＧ１４が発生したとする。すると、大きなグリッジＧ１２の後半では、アウトプットイネーブル信号／ＯＥはＬレベル（ＶＩＬ）のままであるが、ライトイネーブル信号／ＷＥはＨレベル（ＶＩＨ）になる。その結果、放電破壊防止回路が放電モードを検出することができず、同時にマイナスグリッジＧ１８が発生しているチップイネーブル信号／ＣＥが内部回路に伝播してしまい、データ破壊を招いてしまう。
【００２３】
そこで、本実施の形態では、電源配線、例えばグランド配線Ｖｓｓとアウトプットイネーブル信号配線との間と、グランド配線Ｖｓｓとライトイネーブル信号配線との間に、それぞれカップリングキャパシタＣ１，Ｃ２を設けている。つまり、制御信号端子にマイナスのグリッジを生じさせる気中放電が発生した時は、放電を受けやすいグランド配線Ｖｓｓなどの電源配線にも同様のマイナスグリッジＧ１０が発生することが判明している。しかも、電子機器内で大きな面積を有するグランド配線Ｖｓｓにはより大きなマイナスグリッジＧ１０が発生しやすい。従って、このマイナスグリッジＧ１０の発生をカップリングキャパシタＣ１，Ｃ２を介してアウトプットイネーブル信号配線とライトイネーブル信号配線とに伝播させることで、放電破壊防止回路が適切に防止動作を行うようにすることができる。このカップリングキャパシタＣ１，Ｃ２は、例えば１〜２ｐＦ程度の小さな容量を有する。
【００２４】
図５では、グランド配線Ｖｓｓに発生した大きなマイナスグリッジＧ１０によって、ライトイネーブル信号／ＷＥにも破線で示すようなグリッジＧ１６が発生している。このグリッジＧ１６は、アウトプットイネーブル信号／ＯＥのグリッジ１２と同じ長さのグリッジである。従って、気中放電発生時には、両制御信号／ＯＥ，／ＷＥが同時にＬレベルになるモードが確実に再現され、放電破壊防止回路の検出回路５０はそのモードを確実に検出し、チップイネーブル信号が内部に伝播するのが確実に防止される。なお、カップリングキャパシタは、グランド配線Ｖｓｓ以外にも電源配線Ｖｄｄ（図示せず）と制御信号配線との間に設けてもよい。
【００２５】
【発明の効果】
以上、本発明によれば、気中放電による放電破壊を有効に防止することができる。
【図面の簡単な説明】
【図１】気中放電を説明する図である。
【図２】従来の気中放電対策を説明する図である。
【図３】図２のフィルタ回路の動作波形図である。
【図４】本実施の形態における静電気破壊防止回路を示す図である。
【図５】図４の放電破壊防止回路の動作波形図である。
【符号の説明】
／ＣＥ：第１の制御信号、チップイネーブル信号
／ＯＥ：第２の制御信号、アウトプットイネーブル信号
／ＷＥ：第３の制御信号、ライトイネーブル信号
５０：検出回路
５２：伝播制御回路

Claims

チップイネーブル信号及びアウトプットイネーブル信号が活性化レベルになる場合にリード動作が起動され、前記チップイネーブル信号及びライトイネーブル信号が活性化レベルになるときライト動作が起動されるメモリチップにおける放電破壊防止回路において、
前記アウトプットイネーブル信号及びライトイネーブル信号が前記活性化レベルになることを検出する検出回路と、
当該検出回路の出力に応答して前記チップイネーブル信号の内部回路への伝播を禁止する伝播制御回路とを有することを特徴とする放電破壊防止回路。
請求項１において、
前記アウトプットイネーブル信号とライトイネーブル信号配線と電源配線との間にそれぞれカップリングキャパシタが設けられていることを特徴とする放電破壊防止回路。