JPH04246794A

JPH04246794A - 携帯形半導体記憶装置及びその記憶データの保護方法

Info

Publication number: JPH04246794A
Application number: JP3031430A
Authority: JP
Inventors: Masatoshi Kimura; 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-02-01
Filing date: 1991-02-01
Publication date: 1992-09-02
Also published as: US5399848A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、携帯形半導体記憶装
置及びその記憶装置に記憶されているデータの保護方法
に関し、特にアクセス中に携帯形半導体記憶装置を端末
機から抜き挿しした場合に誤った書き込みあるいは読み
出しが行われるのを防止する手段に関する。

【０００２】

【従来の技術】図６に従来の携帯形半導体記憶装置の回
路構成を示す。揮発性メモリ（１）に電源電圧供給用の
内部電源ライン（１１）、逆充電防止ダイオード（４）
及び電流制限抵抗（５）を介して電池（６）が接続され
ている。また、内部電源ライン（１１）には逆流防止ダ
イオード（２）を介して電源入力ライン（１０）が接続
されている。揮発性メモリ（１）にはアドレスバス（１
２）、データバス（１３）、アウトプットイネーブル信
号ライン（１４）及びライトイネーブル信号ライン（１
５）が接続されると共に３ステートノンインバータ（１
９ａ）を介してチップイネーブル信号ライン（１６）が
接続されている。さらに、電源入力ライン（１０）と３
ステートノンインバータ（１９ａ）との間に電源制御回
路（３）が接続されている。尚、図中（７ａ）及び（８
）はプルダウン抵抗、（９）はプルアップ抵抗である。

【０００３】このような構成の記憶装置は、使用時には
端末機（図示せず）に装着される。そして、電源入力ラ
イン（１０）に電源が供給されると、ダイオード（２）
を介して内部電源ライン（１１）に電源が供給されるが
、電源入力ライン（１０）の電圧が規定値に満たない場
合は電源制御回路（３）から３ステートノンインバータ
（１９ａ）に“Ｌ”レベルのプロテクト信号が出力され
、ノンインバータ（１９ａ）はディセイブル状態となる
ので、端末機は揮発性メモリ（１）とアクセスできない
状態にある。その後、電源入力ライン（１０）の電圧が
徐々に上昇して規定値に達すると、電源制御回路（３）
からノンインバータ（１９ａ）に“Ｈ”レベルのプロテ
クト信号が出力され、ノンインバータ（１９ａ）がイネ
ーブル状態となって端末機はメモリ（１）とアクセス可
能となる。

【０００４】次に、アクセスが終了して端末機から電源
入力ライン（１０）への電源供給が断たれた場合、ある
いは記憶装置の携帯時には、電源制御回路（３）からの
プロテクト信号は“Ｌ”レベルとなるので、ノンインバ
ータ（１９ａ）は再びディセイブル状態となり、メモリ
（１）へのアクセスが禁止される。このとき、メモリ（
１）には電源入力ライン（１１）からの電源電圧が供給
されなくなるが、その代わりに電池（６）の電圧が抵抗
（５）及びダイオード（４）を介して供給される。従っ
て、この記憶装置を端末機から取り外しても、メモリ（
１）内の記憶データは消滅せずに保持されることとなる
。

【０００５】

【発明が解決しようとする課題】しかしながら、端末機
とメモリ（１）とのアクセス中に記憶装置を端末機から
一旦抜き挿しした場合は、メモリ（１）に接続されてい
るアドレスバス（１２）、データバス（１３）、アウト
プットイネーブル信号ライン（１４）、ライトイネーブ
ル信号ライン（１５）及びチップイネーブル信号ライン
（１６）の各信号線に、アクセスタイムに比較して非常
に長いチャタリング波形が発生する。一般に、メモリ（
１）のアクセスタイムが２５０ｎｓ以下であるのに対し
てチャタリング発生期間は数１０ｍｓにもなる。このた
め、正常なメモリ（１）のタイミング動作ができず、誤
書き込み及び誤読み出しが発生するという問題点があっ
た。すなわち、チャタリング期間中にアクセスした内容
は保証できない。

【０００６】この発明はこのような問題点を解消するた
めになされたもので、端末機とのアクセス中に抜き挿し
しても誤書き込み及び誤読み出しを発生することのない
利便性の高い携帯形半導体記憶装置を提供することを目
的とする。また、この発明は端末機とのアクセス中に携
帯形半導体記憶装置を抜き挿しした場合でも誤書き込み
及び誤読み出しの発生を防止することのできる携帯形半
導体記憶装置の記憶データの保護方法を提供することも
目的としている。

【０００７】

【課題を解決するための手段】この発明に係る携帯形半
導体記憶装置は、データを記憶するためのメモリと、そ
れぞれメモリに接続されると共にこの記憶装置が端末機
に挿入されたときに端末機に接続される複数の入出力信
号線と、端末機に挿入され且つアクセス中の記憶装置が
端末機から離脱する場合に端末機との各入出力信号線の
接続が遮断される前に離脱信号を発生する離脱検知手段
と、離脱検知手段から離脱信号が発生されるとそのとき
のサイクルが終了するまでメモリにアクセス動作させる
と共に次のサイクルからメモリをアクセス禁止状態とす
るアクセス禁止手段とを備えたものである。また、この
発明に係る携帯形半導体記憶装置の記憶データの保護方
法は、端末機に挿入され且つアクセス中の携帯形半導体
記憶装置を端末機から離脱する場合に記憶装置の複数の
入出力信号線と端末機との接続が遮断される前に記憶装
置の離脱を検知し、離脱を検知したときのサイクルが終
了するまで記憶装置の内蔵メモリにアクセス動作させる
と共に次のサイクルからそのメモリをアクセス禁止状態
にする方法である。

【０００８】

【作用】この発明に係る携帯形半導体記憶装置において
は、離脱検知手段が入出力信号線と端末機との接続が遮
断される前に記憶装置が離脱されることを検知して離脱
信号を発生し、アクセス禁止手段がそのときのサイクル
が終了するまでメモリにアクセス動作させると共に次の
サイクルからメモリをアクセス禁止状態とする。また、
この発明に係る携帯形半導体記憶装置の記憶データの保
護方法においては、入出力信号線と端末機との接続が遮
断される前に記憶装置の端末機からの離脱が検知され、
記憶装置の内蔵メモリはそのときのサイクルが終了する
までアクセス動作し、その次のサイクルからアクセス禁
止状態にされる。

【０００９】

【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１にこの発明の一実施例に係る携帯形半
導体記憶装置を示す。この記憶装置は揮発性メモリ（１
）を内蔵しており、揮発性メモリ（１）に電源電圧供給
用の内部電源ライン（１１）、逆充電防止ダイオード（
４）及び電流制限抵抗（５）を介して電池（６）が接続
されている。また、内部電源ライン（１１）には逆流防
止ダイオード（２）を介して電源入力ライン（１０）が
接続されている。揮発性メモリ（１）にはアドレスバス
（１２）、アウトプットイネーブル信号ライン（１４）
及びライトイネーブル信号ライン（１５）が接続される
と共に３ステート付き双方向バッファ（４２）を介して
データバス（１３）が、３ステートノンインバータ（１
９ａ）及びノンインバータ（２２ａ）を介してチップイ
ネーブル信号ライン（１６）がそれぞれ接続されている
。さらに、電源入力ライン（１０）と３ステートノンイ
ンバータ（１９ａ）との間に電源制御回路（３）及びア
ンド回路（１８ａ）が接続されている。

【００１０】記憶装置は、端末機に挿入されたときに端
末機側でプルアップ抵抗（４０）を介して電源に接続さ
れる離脱信号ライン（２５）を有しており、この離脱信
号ライン（２５）がアンド回路（１８ｂ）を介してＤタ
イプフリップフロップ回路（２１ａ）のトリガ入力端子
に接続されている。また、アウトプットイネーブル信号
ライン（１４）、ライトイネーブル信号ライン（１５）
及びチップイネーブル信号ライン（１６）にアンド回路
（２０）が接続され、このアンド回路（２０）の出力と
フリップフロップ回路（２１ａ）のＱバー出力（反転出
力）端子にイクスクルーシブ・オア（排他的論理和）回
路（４１）が接続されている。イクスクルーシブ・オア
回路（４１）の出力は３ステートノンインバータ（１９
ｂ）を介してＤタイプフリップフロップ回路（２１ｂ）
のトリガ入力端子に接続されている。３ステートノンイ
ンバータ（１９ｂ）にはフリップフロップ回路（２１ａ
）のＱ出力端子が接続されている。フリップフロップ回
路（２１ａ）及び（２１ｂ）のＤ入力端子はそれぞれ電
源入力ライン（１０）に接続され、リセット端子はそれ
ぞれリセット用抵抗（２４）を介して電源入力ライン（
１０）に接続されると共にリセット用コンデンサ（２３
）を介して接地されている。フリップフロップ回路（２
１ｂ）のＱバー出力端子はノンインバータ（２２ｂ）を
介してアンド回路（１８ａ）に接続されている。また、
３ステートノンインバータ（１９ｂ）の出力端子にはノ
ンインバータ（２２ｃ）を介して割り込み信号ライン（
２７）が接続されている。

【００１１】この記憶装置の離脱信号ライン（２５）、
割り込み信号ライン（２７）、チップイネーブル信号ラ
イン（１６）、ライトイネーブル信号ライン（１５）、
アウトプットイネーブル信号ライン（１４）、データバ
ス（１３）、アドレスバス（１２）及び電源入力ライン
（１０）はそれぞれコネクタのピン（２６ａ）〜（２６
ｈ）に接続されており、記憶装置を端末機に挿入したと
きにコネクタを介して端末機に接続される。ここで、離脱信号ライン（２５）に接続されたピン（２
６ａ）は他のピン（２６ｂ）〜（２６ｈ）よりもその先
端が例えば０．５ｍｍ以上短く形成されている。このた
め、端末機に挿入されている記憶装置を端末機から抜き
取る場合には、他のピン（２６ｂ）〜（２６ｈ）より先
にピン（２６ａ）が端末機から離れることとなる。尚、
離脱信号ライン（２５）には、端末機側のプルアップ抵
抗（４０）に比べて非常に大きな抵抗値のプルダウン抵
抗（３９）が接続されており、このため、離脱信号ライ
ン（２５）には、ピン（２６ａ）が端末機に接続されて
いるときには“Ｈ”レベルの、ピン（２６ａ）が端末機
と遮断状態にあるときは“Ｌ”レベルの離脱信号Ｓ１が
それぞれ発生する。

【００１２】チップイネーブル信号ライン（１６）、ラ
イトイネーブル信号ライン（１５）、アウトプットイネ
ーブル信号ライン（１４）、データバス（１３）及びア
ドレスバス（１２）により入出力信号線（１７）が、ピ
ン（２６ａ）、離脱信号ライン（２５）及びプルダウン
抵抗（３９）により離脱検知手段がそれぞれ形成されて
いる。また、フリップフロップ回路（２１ａ）、（２１
ｂ）、アンド回路（２０）、（１８ａ）、イクスクルー
シブ・オア回路（４１）、３ステートノンインバータ（
１９ａ）、（１９ｂ）及びノンインバータ（２２ｂ）に
よりアクセス禁止手段が形成されている。尚、図中（７
ａ）、（７ｂ）及び（８）はプルダウン抵抗、（９）は
プルアップ抵抗を示している。

【００１３】次に、この実施例の動作について説明する
。まず、図１に示される記憶装置が端末機に挿入され、
電源入力ライン（１０）に電源電圧が印加されると、コ
ンデンサ（２３）及び抵抗（２４）のリセット作用によ
りフリップフロップ回路（２１ａ）のＱ出力は“Ｌ”レ
ベル、Ｑバー出力は“Ｈ”レベルとなると共にフリップ
フロップ回路（２１ｂ）のＱバー出力は“Ｈ”レベルと
なり、ノンインバータ（２２ｂ）の出力は“Ｈ”レベル
となる。一方、電源入力ライン（１０）の電圧が規定値
以上に達すると、電源制御回路（３）から“Ｈ”レベル
の信号がアンド回路（１８ａ）に出力される。このため
、アンド回路（１８ａ）の出力は“Ｈ”レベルとなり、
３ステートノンインバータ（１９ａ）はイネーブル状態
となる。この状態で端末機はメモリ（１）との間で書き
込み／読み出しアクセス可能となる。書き込み／読み出
しのモード切り替えは双方向バッファ（４２）により行
われる。双方向バッファ（４２）は、Ｇバー入力が“Ｌ
”レベルのときにイネーブル状態となり、ＤＩＲ入力が
“Ｌ”レベルのときには読み出しモードに、“Ｈ”レベ
ルのときには書き込みモードにそれぞれデータの方向を
切り替える。また、Ｇバー入力が“Ｈ”レベルのときに
は入出力端子はフローティング状態となる。

【００１４】ここで、端末機がメモリ（１）にデータを
書き込む場合、アドレスバス（１２）、チップイネーブ
ル信号ＣＥ、ライトイネーブル信号ＷＥ、データバス（
１３）及びアウトプットイネーブル信号ＯＥの書き込み
タイミングはそれぞれ図２に示すようになる。このアク
セス期間中、アウトプットイネーブル信号ＯＥ、ライト
イネーブル信号ＷＥ及びチップイネーブル信号ＣＥの論
理和がアンド回路（２０）によりとられ、このアンド回
路（２０）の出力Ｓ２とフリップフロップ回路（２１ａ
）のＱバー出力Ｓ３との排他的論理和がイクスクルーシ
ブ・オア回路（４１）でとられる。このとき、上述した
ようにフリップフロップ回路（２１ａ）のＱ出力は“Ｌ
”レベルであるので、３ステートノンインバータ（１９
ｂ）はディセイブル状態となっており、イクスクルーシ
ブ・オア回路（４１）の出力Ｓ４はフリップフロップ回
路（２１ｂ）には伝達されない。

【００１５】次に、アクセス中に記憶装置が端末機から
離脱する場合について説明する。まず、書き込みあるい
は読み出しの１サイクルを１μｓ、記憶装置を端末機か
ら抜去する速度を２ｍ／ｓと考えると、１サイクルの間
に抜かれるピンの長さ△Ｌは、２ｍ／ｓ×１μｓ＝０．
００２ｍｍとなる。抜去する速度を１０ｍ／ｓとした場合でも、△Ｌ＝１０
ｍ／ｓ×１μｓ＝０．０１ｍｍである。上述したように
、記憶装置の離脱信号ライン（２５）が接続されている
ピン（２６ａ）は他のピン（２６ｂ）〜（２６ｈ）より
その先端が０．５ｍｍ以上短く形成されている。従って
、端末機から記憶装置を離脱する場合、ピン（２６ａ）
が端末機から離れた後他のピン（２６ｂ）〜（２６ｈ）
が端末機から離れるまでの時間差Ｔｄは、十分に書き込
みあるいは読み出しの１サイクル以上の長さを有するこ
ととなる。

【００１６】データ書き込みアクセス中の記憶装置が端
末機から離脱されて図２に示す時刻Ｔ１にピン（２６ａ
）が端末機から離れたものとすると、プルダウン抵抗（
３９）の作用により離脱信号ライン（２５）には瞬間的
に“Ｌ”レベルに立ち下がる離脱信号Ｓ１が発生する。離脱信号Ｓ１はその後チャタリングを生ずるが、時刻Ｔ
１にアンド回路（１８ｂ）を介して“Ｌ”レベルのトリ
ガ信号がフリップフロップ回路（２１ａ）に入力される
ので、フリップフロップ回路（２１ａ）はこのトリガ信
号の立ち下がりエッジでＤ入力をラッチする。その結果
、フリップフロップ回路（２１ａ）のＱ出力は“Ｈ”レ
ベルとなり、これにより３ステートノンインバータ（１
９ｂ）はイネーブル状態となる。一方、フリップフロッ
プ回路（２１ａ）のＱバー出力Ｓ３は“Ｌ”レベルとな
る。尚、Ｑバー出力Ｓ３がアンド回路（１８ｂ）に入力
しているので、以降ピン（２６ａ）が再び端末機に接続
されてもフリップフロップ回路（２１ａ）のＱ出力及び
Ｑバー出力Ｓ３はそのレベルを維持する。また、このＱ
バー出力Ｓ３が“Ｌ”レベルとなるので、アンド回路（
２０）の出力Ｓ２が“Ｌ”レベルである間は、イクスク
ルーシブ・オア回路（４１）の出力Ｓ４も“Ｌ”レベル
を維持する。すなわち、書き込みサイクルにおいては、
アウトプットイネーブル信号ＯＥは“Ｈ”レベルである
ので、ライトイネーブル信号ＷＥ及びチップイネーブル
信号ＣＥのうち少なくとも一方が“Ｌ”レベルである間
はイクスクルーシブ・オア回路（４１）の出力Ｓ４は“
Ｌ”レベルのまま変わらず、このサイクルにおいては正
常な書き込みアクセスが行われる。

【００１７】その後、この書き込みモードの１サイクル
が終了する時刻Ｔ２にライトイネーブル信号ＷＥ及びチ
ップイネーブル信号ＣＥが共に“Ｈ”レベルになると、
イクスクルーシブ・オア回路（４１）の出力Ｓ４も“Ｈ
”レベルとなり、さらに次のサイクルが始まる時刻Ｔ３
でライトイネーブル信号ＷＥ及びチップイネーブル信号
ＣＥと共にイクスクルーシブ・オア回路（４１）の出力
Ｓ４が“Ｌ”レベルに立ち下がり、フリップフロップ回
路（２１ｂ）のトリガ入力端子に入力する。このトリガ
信号の立ち下がりにより、フリップフロップ回路（２１
ｂ）はＤ入力をラッチし、Ｑバー出力Ｓ５は“Ｌ”レベ
ルとなる。従って、ノンインバータ（２２ｂ）の出力は
“Ｌ”レベル、さらにアンド回路（１８ａ）の出力も“
Ｌ”レベルとなり、３ステートノンインバータ（１９ａ
）はディセイブル状態となる。このため、メモリ（１）
のＣＥ入力Ｓ６はプルアップ抵抗（９）により“Ｈ”レ
ベルにプルアップされ、アクセス禁止状態となる。以降
、フリップフロップ回路（２１ｂ）のトリガ入力端子に
信号列が入力されても、そのＱバー出力Ｓ５は“Ｌ”レ
ベルをラッチし続けるため、アクセス禁止状態が維持さ
れる。

【００１８】一方、時刻Ｔ３でイクスクルーシブ・オア
回路（４１）の出力Ｓ４が“Ｌ”レベルに立ち下がると
、この信号が３ステートノンインバータ（１９ｂ）及び
ノンインバータ（２２ｃ）を介して割り込み信号ライン
（２７）に出力され、さらにこの時点でまだ端末機と接
続されているピン（２６ｂ）を介して端末機の図示しな
いＣＰＵに割り込み信号あるいはホールド信号として出
力される。これにより、端末機は記憶装置の離脱信号ラ
イン（２５）が端末機から遮断されたことを判断する。その後、時刻Ｔ４でピン（２６ｂ）〜（２６ｈ）が端末
機から離脱される。

【００１９】以上説明したように、チップイネーブル信
号ＣＥの“Ｌ”アクティブ中にピン（２６ａ）が端末機
から遮断されると、その１サイクルの書き込みを正常に
終了した後、次のサイクルからアクセスが禁止されるこ
ととなる。ただし、チップイネーブル信号ＣＥが“Ｈ”
レベルのときにピン（２６ａ）が端末機から遮断された
場合には、チップイネーブル信号ＣＥがその後“Ｌ”レ
ベルに立ち下がるときにイクスクルーシブ・オア回路（
４１）の出力Ｓ４も立ち下がるので、書き込みのアクセ
スを行うことなくアクセス禁止状態となる。また、チッ
プイネーブル信号ＣＥが“Ｌ”レベルに固定され、ライ
トイネーブル信号ＷＥのアクセスで作用する場合であれ
ば、ライトイネーブル信号ＷＥの立ち下がりエッジでア
クセス禁止状態が設定される。

【００２０】一方、読み出しアクセス中においては、図
３に示すようにライトイネーブル信号ＷＥが“Ｈ”レベ
ルとなり、チップイネーブル信号ＣＥとアウトプットイ
ネーブル信号ＯＥとにより読み出しタイミングを生成す
る。この読み出しアクセス中に端末機から記憶装置が離
脱する場合であっても、書き込みアクセスの場合と同様
にピン（２６ａ）の離脱に伴って離脱信号Ｓ１が発生し
、イクスクルーシブ・オア回路（４１）の出力Ｓ４の立
ち下がりエッジに基づいてアクセス禁止状態が設定され
る。すなわち、離脱信号Ｓ１が発生したときのサイクル
が終了するまでは正常にデータの読み出しが行われ、次
のサイクルからアクセス禁止となる。

【００２１】次に、電源が投入されて動作中の端末機に
記憶装置を挿入する場合について説明する。記憶装置が
端末機に挿入されてから記憶装置の電源入力ライン（１
０）に印加される電源電圧が規定値に達するまでは、電
源制御回路（３）の作用によりアンド回路（１８ａ）の
出力は“Ｌ”レベルとなり、３ステートノンインバータ
（１９ａ）はディセイブル状態となる。このため、メモ
リ（１）のＣＥ入力Ｓ６はプルアップ抵抗（９）により
“Ｈ”レベルにプルアップされ、メモリ（１）はアクセ
ス禁止状態となる。このとき、端末機から供給されるチ
ップイネーブル信号ＣＥを“Ｈ”レベルにしておけば、
その後電源入力ライン（１０）の電圧が規定値に達して
３ステートノンインバータ（１９ａ）がイネーブル状態
となっても、メモリ（１）のＣＥ入力Ｓ６は“Ｈ”レベ
ルとなるので、端末機に悪影響を与えることはない。尚
、記憶装置が端末機から離脱しているときには、記憶装
置のアクセスが不可能なため、端末機から送出されるチ
ップイネーブル信号ＣＥは通常“Ｈ”レベルとなってい
る。

【００２２】上述したように、この実施例によれば、ア
クセス中のどの時点で記憶装置を端末機から離脱しても
、離脱のときのサイクルが終了するまでは正常にアクセ
ス動作し、次のサイクルからアクセス禁止状態とするた
め、誤書き込み及び誤読み出しが防止され、信頼性及び
利便性の極めて高い携帯形半導体記憶装置が実現される
。

【００２３】上記実施例では、ピン（２６ａ）を他のピ
ン（２６ｂ）〜（２６ｈ）より短く形成することにより
離脱信号Ｓ１を発生させたが、これに限るものではない
。例えば、図４に示されるように、ピン（２６ａ）の代
わりにスイッチ（５０）の一端をプルダウン抵抗（３９
）に接続すると共に他端を電源入力ライン（１０）に接
続してもよい。このスイッチ（５０）は、記憶装置が端
末機から離脱するときにピン（２６ｂ）〜（２６ｈ）の
離脱に先立って作動し、遮断状態となる。このような構
成としても、同様の離脱信号Ｓ１が得られる。また、図５に示されるように、プルダウン抵抗（３９）
を他のピン（２６ｂ）〜（２６ｈ）と同様の長さのピン
（２６ｉ）に接続すると共にこのピン（２６ｉ）が接続
される端末機内の信号線にスイッチ（５１）を介して電
源を接続することもできる。このスイッチ（５１）は、図４のスイッチ（５０）と同
様に、記憶装置が端末機から離脱するときにピン（２６
ｂ）〜（２６ｉ）の離脱に先立って作動し、遮断状態と
なるものである。

【００２４】さらに、上記実施例では、データを記憶す
るメモリ（１）として揮発性メモリを用いたが、不揮発
性メモリでもよい。この場合、電池（６）、電流制限抵
抗（５）、逆充電防止ダイオード（４）及びライトイネ
ーブル信号ライン（１５）は不要となる。また、説明を
簡単にするために、上記実施例ではただ一つのメモリ（
１）が実装された記憶装置について述べたが、複数のメ
モリを実装しても、同様の回路構成によりこの発明を適
用することができる。

【００２５】

【発明の効果】以上説明したように、この発明に係る携
帯形半導体記憶装置は、データを記憶するためのメモリ
と、それぞれメモリに接続されると共にこの記憶装置が
端末機に挿入されたときに端末機に接続される複数の入
出力信号線と、端末機に挿入され且つアクセス中の記憶
装置が端末機から離脱する場合に端末機との各入出力信
号線の接続が遮断される前に離脱信号を発生する離脱検
知手段と、離脱検知手段から離脱信号が発生されるとそ
のときのサイクルが終了するまでメモリにアクセス動作
させると共に次のサイクルからメモリをアクセス禁止状
態とするアクセス禁止手段とを備えているので、端末機
とのアクセス中に抜き挿しされても誤書き込み及び誤読
み出しを発生することはなく、利便性の向上がなされる
。また、この発明に係る携帯形半導体記憶装置の記憶デ
ータの保護方法では、端末機に挿入され且つアクセス中
の携帯形半導体記憶装置を端末機から離脱する場合に記
憶装置の複数の入出力信号線と端末機との接続が遮断さ
れる前に記憶装置の離脱を検知し、離脱を検知したとき
のサイクルが終了するまで記憶装置の内蔵メモリにアク
セス動作させると共に次のサイクルからそのメモリをア
クセス禁止状態にするので、端末機とのアクセス中に携
帯形半導体記憶装置を抜き挿しした場合でも誤書き込み
及び誤読み出しの発生を防止することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る携帯形半導体記憶装
置を示す回路図である。

【図２】図１の記憶装置の書き込み時における各部のタ
イミング図である。

【図３】図１の記憶装置の読み出し時における各部のタ
イミング図である。

【図４】他の実施例の要部を示す回路図である。

【図５】さらに他の実施例の要部を示す回路図である。

【図６】従来の携帯形半導体記憶装置を示す回路図であ
る。

【符号の説明】

１　　　　　揮発性メモリ１７　　　　入出力信号線１８ａ　　　アンド回路１９ａ　　　３ステートノンインバータ１９ｂ　　　３
ステートノンインバータ２０　　　　アンド回路２１ａ　　　フリップフロップ回路２１ｂ　　　フリップフロップ回路２２ｂ　　　ノンインバータ２５　　　　離脱信号ライン２６ａ　　　ピン３９　　　　プルダウン抵抗４１　　　　イクスクルーシブ・オア回路５０　　　　
スイッチ５１　　　　スイッチ

Claims

【特許請求の範囲】

【請求項１】　　データを記憶するためのメモリと、そ
れぞれ前記メモリに接続されると共にこの記憶装置が端
末機に挿入されたときに端末機に接続される複数の入出
力信号線と、端末機に挿入され且つアクセス中の記憶装
置が端末機から離脱する場合に端末機との各入出力信号
線の接続が遮断される前に離脱信号を発生する離脱検知
手段と、前記離脱検知手段から離脱信号が発生されると
そのときのサイクルが終了するまで前記メモリにアクセ
ス動作させると共に次のサイクルから前記メモリをアク
セス禁止状態とするアクセス禁止手段とを備えたことを
特徴とする携帯形半導体記憶装置。
【請求項２】　　端末機に挿入され且つアクセス中の携
帯形半導体記憶装置を端末機から離脱する場合に前記記
憶装置の複数の入出力信号線と端末機との接続が遮断さ
れる前に前記記憶装置の離脱を検知し、離脱を検知した
ときのサイクルが終了するまで前記記憶装置の内蔵メモ
リにアクセス動作させると共に次のサイクルからそのメ
モリをアクセス禁止状態にすることを特徴とする携帯形
半導体記憶装置の記憶データの保護方法。