JP3571132B2 - 制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CPUと不揮発性RAMを備え、電子装置の動作を制御する制御回路に関する。
【0002】
【従来の技術】
電子装置、例えば複写機では、CPUと不揮発性RAMを備えた制御回路によって、その動作が制御されて原稿の複写動作が行われる。この場合、不揮発性RAMには、コピー枚数、用紙トレイ、変倍率、片面/両面モード、コントラスト、綴じ代寸法、操作モードに関する情報が記憶されており、自動給紙選択のON/OFF、オートリセット時間の設定などユーザが任意に設定した設定データが記憶される。
従って、不揮発性RAMの格納データが、誤書込などによって変化すると、電子装置の誤動作が発生し、最悪の場合にはシステムが破壊されることもある。
【0003】
図4は不揮発性RAMの誤書込動作を示す信号波形図であり、同図(a)に示すように、電源OFF時に電源電圧Vccが低下し、時刻t1でCPUの動作保証電圧Vcに達するとCPUがリセットされる。しかし、この時点では、電源ONによって 選択状態となっていた不揮発性RAMは、依然選択状態にあり、時刻t2で不揮発性RAMは非選択状態となる。
【0004】
従って、時刻t1から時刻t2の区間では、データバス、アドレスバスが不定の状態となり、この時に、不揮発性RAMに対して、誤書込が発生することがある。また、図4(b)に示すように、不揮発性RAMに対して、データを書込中に、CPUがリセットされると、何が書込まれるかわからず、誤書込が発生することになる。
【0005】
【発明が解決しようとする課題】
このように、CPUと不揮発性RAMを備え、電子装置の動作を制御する制御回路においては、CPUのリセットと不揮発性RAMの書込禁止とを同時に行うことができないので、RAMが選択された状態で、CPUがリセットされると、誤書込が発生することがある。
【0006】
本発明は、前述したようなこの種の制御回路の動作の現状に鑑みてなされたものであり、その目的は、電源のON−OFF時の不揮発性RAMへの誤書込を防止可能な制御回路を提供することにある。
【0007】
【課題を解決するための手段】
前記目的を達成するために、請求項1記載の発明は、CPUと不揮発性RAMを備え、電子装置の動作を制御する制御回路であり、前記制御回路の電源OFF時の電圧降下を感知して前記制御回路のリセット信号を出力するリセット信号出力手段と、該リセット信号を遅延させた遅延リセット信号を出力する遅延手段と、前記CPUの稼動を示す信号と前記リセット信号とに基づいて割り込み信号を生成し、前記リセット信号出力手段からのリセット信号がリセット状態となってから、前記遅延手段からの遅延リセット信号を受けて前記CPUが作動状態となるまでの間に前記CPUへ割り込みをかける割り込み信号発生回路と、前記遅延リセット信号の解除を受けて、前記不揮発性RAMの選択を解除する制御手段とを有することを特徴とする制御回路を有することを特徴とするものである。
【0008】
同様に前記目的を達成するために、請求項2記載の発明は、請求項1記載の発明において、前記制御手段が、前記割り込み信号発生回路からの出力信号を、前記CPUの最高優先度の割り込み端子に入力することを特徴とするものである。
【0009】
同様に前記目的を達成するために、請求項3記載の発明は、請求項1記載の発明において、前記制御手段による前記出力信号の前記CPUの割り込み端子への入力により、一定時間所定のプログラムが実行されることを特徴とするものである。
【0010】
【発明の実施の形態】
以下に、本発明の一実施の形態を、図1ないし図3を参照して説明する。
図1は本発明の一実施の形態の要部の構成を示す回路図、図2は本実施の形態の動作を示す信号波形図、図3は本実施の形態の割り込み動作を示すフローチャートである。
【0011】
本実施の形態では、図1に示すように、リセット信号発生回路10が設けられ、リセツト信号発生装置10では、TC端子とアース間にコンデンサC0が接続されており、リセットICにより設定された電圧を検出すると、コンデンサC0で決定される時間経過後にRST端子に、リセット信号Frが出力されるように構成されている。このリセット信号発生回路10のRST端子には、リセット信号を所定時間遅延する遅延回路11が接続され、遅延回路11の出力端子が、全体の動作を制御するCPU12に接続され、リセット信号発生回路10のCK端子が、CPU12のPA0端子に接続されている。
【0012】
また、割り込み信号発生回路を構成するNAND回路15の一方の入力端子には、リセット信号発生回路10のRST端子が接続され、NAND回路15の他方の入力端子には、CPU12のPA1端子が接続され、NAND回路15の出力端子は、CPU12の割り込み端子INTに接続され、CPU12には、制御のプログラムが格納されたROM16と、制御動作のための各種のデータが格納された不揮発性RAM17とが接続されている。
【0013】
一方、本実施の形態では、不揮発性RAM17を選択し、電圧を供給するバックアップ切換回路13が設けられ、このバックアップ切換回路13では、電源電圧端子T1と電圧供給端子T2間に、トランジスタ16とダイオードD1が互いに並列に接続され、トランジスタ16のベースとアース間に、抵抗R1とエミッタがアースされたトランジスタ15が直列に接続され、トランジスタ16のコレクタと、トランジスタ15のコレクタ間に、抵抗R2が接続されている。また、トランジスタ15のベースにツェナダイオード14が接続され、ツェナダイオード14とトランジスタ15の接続点とアース間には抵抗R3が接続されている。さらに、バックアップ切換回路13では、電圧供給端子T2とアース間に、抵抗R4、ダイオードD2及びバックアップ用のバッテリーBTが直列に接続されている。そして、本実施の形態では、CPU12のRST端子が、バックアップ切換回路13のツェナーダイオード14に接続されている。
【0014】
このような構成の本実施の形態の動作を、図2及び図3を参照して説明する。本実施の形態では、電源がON状態となると、リセット信号発生回路10は、リセットICにより設定された電源電圧Vccを検出して、コンデンサC0により決定される時間tr後に、RST端子から、図2(b)に示す論理値“1”のリセット信号Frを出力する。このリセット信号Frは、遅延回路11に入力され、所定時間遅延されて同図(c)に示す遅延リセット信号FdとしてCPU12のRST端子に入力され、同時にリセット信号Frは、NAND回路15の一方の入力端子に入力される。
【0015】
また、論理値“1”の遅延リセット信号Fdの入力によって、CPU12は作動状態となり、PA1端子から図2(d)に示す論理値“0”の状態信号F1が出力される。
この場合には、リセット信号Frの論理値が“1”となってから、CPU12に遅延リセット信号Frが入力されるまでの間は、CPU12のPA1端子の信号の論理値は“1”なので、NAND回路15の出力信号の論理値は“0”となっている。
【0016】
さらに、遅延リセット信号Fdは、バックアップ切換回路13のツェナーダイオード14に入力され、ツェナーダイオード14を介して、トランジスタ15のベースに電流が流れ、トランジスタ15がON状態となるので、図2(f)に示すように、端子T3の選択信号Fsの論理値が“0”となり、端子T3から選択信号FsがRAM17に入力され、RAM17がチップセレクトされてアクセスが可能になる。
【0017】
ところで、本実施の形態では、電源のOFF時にはリセット信号発生回路10は、リセットICにより設定された電源電圧の低下を検出して、図2(b)に示すようにRST端子から出力されるリセット信号Frの論理値を“0”にする。リセット信号Frの論理値が“0”になると、遅延回路11で所定時間遅延されて、同図(c)に示すように、CPU12のRST端子の遅延リセット信号Fdの論理値も“0”となり、同時に論理値“0”のリセット信号Frは、論理和回路15の一方の入力端子に入力される。
【0018】
一方、遅延リセット信号Fdの論理値が“0”になると、CPU12は非作動状態となるが、リセット信号Frの論理値が“0”となってから、CPU12に遅延リセット信号が入力されるまでの間は、状態信号F1の論理値は“0”となっているので、リセット信号Frの論理値が“0”となると、NAND回路15の出力信号の論理値は“1”となる。このようにして、CPU12の作動中にNAND回路15から、CPU12の割り込み端子INTに、図2(e)に示すように、割り込み信号Fiが入力される。
【0019】
このために、CPU12は、割り込み動作を開始し、図3に示すように、ステップS1で他の割り込みが禁止され、ステップS2に進んで、各種レジスターフラグをスタックに退避させ、ステップS3で必要とするデータの退避が行われる。次いで、ステップS4でCPU12の内蔵タイマがスタートされ、ステップS5に進んで、電源が完全に低下するまでの時間がカウントされたか否かが判定され、ステップS5の判定がYESであると、ステップS6で、各種レジスターフラグがスタックから復帰され、ステップS7で割り込みが解除される。
【0020】
また、遅延リセット信号Fdの論理値が“0”となると、バックアップ切換回路13のツェナーダイオード14を介して、トランジスタ15がOFF状態となるので、端子T3の信号の論理値が“1”となり、図2(f)に示すように、端子T3からRAM17に入力される選択信号Fsの論理値が“1”となり、RAM17のチップセレクトは解除される。
【0021】
このように、本実施の形態によると、電源OFF時に電源の低下を検出して、リセット信号発生回路10から出力されるリセット信号によって、CPU12に割り込みがかけられ、CPU12によって、一定時間所定のプログラムが実行され、電源が十分に低下して揮発性RAMに誤書込がされなくなるまで、揮発性RAMへのアクセスが禁止されるので、電源の立ち下がりが遅い場合でも誤書込が確実に禁止される。また、本発明の形態によると、電源OFF時に電源の低下を検出して、制御回路がリセットされた場合にも、電圧がまだ高い期間にCPUがリセット後に動作して正しく割り込み処理に入りかつ、CPUが不揮発性RAMをアクセスする前にメモリチップセットを解除して、メモリの内容が誤書き込みされないようにする。
【0022】
【発明の効果】
請求項1記載の発明によると、CPUと不揮発性RAMを備え、電子機器の動作を制御する制御回路において、リセット信号出力手段から、CPUのリセット信号が出力され、遅延手段によって、リセット信号が遅延された遅延リセット信号が出力され、CPUの稼動を示す信号と、リセット信号出力手段からのリセット信号と、遅延手段からの遅延リセット信号とが、割り込み信号発生回路に入力され、制御手段によって、遅延リセット信号により、不揮発性RAMが選択され、NAND回路からの出力信号が、CPUの割り込み端子に入力されるので、電源のON−OFF時に不揮発性RAMへの誤書込が防止され、電子機器の高精度の制御が可能になる。
【0023】
請求項2記載の発明によると、請求項1記載の発明で得られる効果に加えて、制御手段が、割り込み信号発生回路からの出力信号を、CPUの最高優先度の割り込み端子に入力するので、他のルーチンを実行していても、直ちに最高優先度の割り込みに入るので、誤書込が瞬時に禁止される。
【0024】
請求項3記載の発明によると、請求項1記載の発明で得られる効果に加えて、制御手段による出力信号のCPUの割り込み端子への入力により、一定時間所定のプログラムが実行されるので、電源が十分に低下して揮発性RAMに誤書込がされなくなるまで、揮発性RAMへのアクセスが禁止され、電源の立ち下がりが遅い場合でも誤書込が確実に禁止される。
【図面の簡単な説明】
【図1】本発明の一実施の形態の要部の構成を示す回路図である。
【図2】同実施の形態の動作を示す信号波形図である。
【図3】同実施の形態の割り込み動作を示すフローチャートである。
【図4】不揮発性RAMの誤書込動作を示す信号波形図である。
【符号の説明】
10 リセット信号発生回路
11 遅延回路
12 CPU
13 バックアップ切換回路
15 NAND回路(割り込み信号発生回路)
16 R0M
17 不揮発性RAM
Claims (3)
- CPUと不揮発性RAMを備え、電子装置の動作を制御する制御回路であり、
前記制御回路の電源OFF時の電圧降下を感知して前記制御回路のリセット信号を出力するリセット信号出力手段と、
該リセット信号を遅延させた遅延リセット信号を出力する遅延手段と、
前記CPUの稼動を示す信号と前記リセット信号とに基づいて割り込み信号を生成し、前記リセット信号出力手段からのリセット信号がリセット状態となってから、前記遅延手段からの遅延リセット信号を受けて前記CPUが作動状態となるまでの間に前記CPUへ割り込みをかける割り込み信号発生回路と、
前記遅延リセット信号の解除を受けて、前記不揮発性RAMの選択を解除する制御手段とを有することを特徴とする制御回路。 - 前記制御手段が、前記割り込み信号発生回路からの出力信号を、前記CPUの最高優先度の割り込み端子に入力することを特徴とする請求項1記載の制御回路。
- 前記制御手段による前記出力信号の前記CPUの割り込み端子への入力により、一定時間所定のプログラムが実行されることを特徴とする請求項1記載の制御回路。
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