JP3178129B2 - メモリバックアップ保護装置 - Google Patents
メモリバックアップ保護装置Info
- Publication number
- JP3178129B2 JP3178129B2 JP33740492A JP33740492A JP3178129B2 JP 3178129 B2 JP3178129 B2 JP 3178129B2 JP 33740492 A JP33740492 A JP 33740492A JP 33740492 A JP33740492 A JP 33740492A JP 3178129 B2 JP3178129 B2 JP 3178129B2
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- interrupt signal
- backup ram
- power supply
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリバックアップ保
護装置に関し、特に電源電圧の不安定時にバックアップ
ＲＡＭの記憶データを保護するための装置に関する。
護装置に関し、特に電源電圧の不安定時にバックアップ
ＲＡＭの記憶データを保護するための装置に関する。
【０００２】
【従来の技術】従来、この種のメモリバックアップ保護
装置として実公平４−３５９５８号公報に開示される
「車載マイクロコンピュータの保護装置」が知られてい
る。
装置として実公平４−３５９５８号公報に開示される
「車載マイクロコンピュータの保護装置」が知られてい
る。
【０００３】この装置は、マイクロコンピュータが通常
動作状態にあるときは、割り込み信号の立ち下がりによ
って、マイクロコンピュータのバックアップＲＡＭへの
読み書き動作を禁止させている。
動作状態にあるときは、割り込み信号の立ち下がりによ
って、マイクロコンピュータのバックアップＲＡＭへの
読み書き動作を禁止させている。
【０００４】これによって、電源電圧が低下するあらゆ
るときにおいてバックアップＲＡＭへの読み書きを禁止
させることによって、バックアップＲＡＭ内のデータが
保護される。
るときにおいてバックアップＲＡＭへの読み書きを禁止
させることによって、バックアップＲＡＭ内のデータが
保護される。
【０００５】
【発明が解決しようとする課題】上記従来技術では、マ
イクロコンピュータ停止状態中、割り込み信号立ち下が
りから所定時間バックアップＲＡＭへの読み書きを禁止
させるために、ＮＯＲ回路とワンショット回路とトラン
ジスタとによって構成される回路が付加されている。し
かしながら、この回路が付加されることによって、回路
構成が複雑となってしまうという問題点があった。
イクロコンピュータ停止状態中、割り込み信号立ち下が
りから所定時間バックアップＲＡＭへの読み書きを禁止
させるために、ＮＯＲ回路とワンショット回路とトラン
ジスタとによって構成される回路が付加されている。し
かしながら、この回路が付加されることによって、回路
構成が複雑となってしまうという問題点があった。
【０００６】本発明は上記問題点に鑑み、回路を追加す
ることなく簡単な回路構成によってバックアップＲＡＭ
のデータ保護を図るメモリバックアップ保護装置を提供
することを目的とする。
ることなく簡単な回路構成によってバックアップＲＡＭ
のデータ保護を図るメモリバックアップ保護装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、電源電圧が第１の所定値以下のときに、マ
イクロコンピュータにバックアップＲＡＭへの読み書き
動作を禁止させる割り込み信号を出力する割り込み信号
出力手段と、前記電源電圧が前記第１の所定値より低い
第２の所定値以下のときに、前記マイクロコンピュータ
を停止状態にさせるリセット信号を出力するリセット信
号出力手段と、前記マイクロコンピュータが通常動作状
態にあるとき、前記割り込み信号出力手段から出力され
る割り込み信号の立ち下がり（または立ち上がり）に応
じて前記マイクロコンピュータに前記バックアップＲＡ
Ｍへの読み書き動作を禁止させる第１の禁止手段と、前
記所定時間経過して前記マイクロコンピュータが動作状
態となった直後に、このマイクロコンピュータ内の処理
で前記割り込み信号の状態を検出し、この検出結果に基
づいて、前記割り込み信号がハイレベル（またはローレ
ベル）のときは前記バックアップＲＡＭへの読み書き動
作を許可し、前記割り込み信号がローレベル（またはハ
イレベル）のときは前記割り込み信号がハイレベル（ま
たはローレベル）になるまで前記バックアップＲＡＭへ
の読み書き動作を禁止させる第２の禁止手段とを備えた
ことを特徴とするメモリバックアップ保護装置という技
術的手段を採用する。
するために、電源電圧が第１の所定値以下のときに、マ
イクロコンピュータにバックアップＲＡＭへの読み書き
動作を禁止させる割り込み信号を出力する割り込み信号
出力手段と、前記電源電圧が前記第１の所定値より低い
第２の所定値以下のときに、前記マイクロコンピュータ
を停止状態にさせるリセット信号を出力するリセット信
号出力手段と、前記マイクロコンピュータが通常動作状
態にあるとき、前記割り込み信号出力手段から出力され
る割り込み信号の立ち下がり（または立ち上がり）に応
じて前記マイクロコンピュータに前記バックアップＲＡ
Ｍへの読み書き動作を禁止させる第１の禁止手段と、前
記所定時間経過して前記マイクロコンピュータが動作状
態となった直後に、このマイクロコンピュータ内の処理
で前記割り込み信号の状態を検出し、この検出結果に基
づいて、前記割り込み信号がハイレベル（またはローレ
ベル）のときは前記バックアップＲＡＭへの読み書き動
作を許可し、前記割り込み信号がローレベル（またはハ
イレベル）のときは前記割り込み信号がハイレベル（ま
たはローレベル）になるまで前記バックアップＲＡＭへ
の読み書き動作を禁止させる第２の禁止手段とを備えた
ことを特徴とするメモリバックアップ保護装置という技
術的手段を採用する。
【０００８】
【作用】以上述べた本発明のメモリバックアップ保護装
置によると、マイクロコンピュータが通常動作状態にあ
るとき、第１の禁止手段によって、割り込み信号出力手
段から出力される割り込み信号の立ち下がり（または立
ち上がり）に応じて、マイクロコンピュータのバックア
ップＲＡＭへの読み書き動作が禁止される。
置によると、マイクロコンピュータが通常動作状態にあ
るとき、第１の禁止手段によって、割り込み信号出力手
段から出力される割り込み信号の立ち下がり（または立
ち上がり）に応じて、マイクロコンピュータのバックア
ップＲＡＭへの読み書き動作が禁止される。
【０００９】また、所定時間経過してマイクロコンピュ
ータが動作状態になった直後、第２の禁止手段により、
マイクロコンピュータ内の処理において割り込み信号の
状態が検出され、この検出結果に基づいて、割り込み信
号がハイレベル（またはローレベル）のときはバックア
ップＲＡＭへの読み書き動作を許可し、割り込み信号が
ローレベル（またはハイレベル）のときは割り込み信号
がハイレベル（またはローレベル）になるまでバックア
ップＲＡＭへの読み書き動作が禁止される。
ータが動作状態になった直後、第２の禁止手段により、
マイクロコンピュータ内の処理において割り込み信号の
状態が検出され、この検出結果に基づいて、割り込み信
号がハイレベル（またはローレベル）のときはバックア
ップＲＡＭへの読み書き動作を許可し、割り込み信号が
ローレベル（またはハイレベル）のときは割り込み信号
がハイレベル（またはローレベル）になるまでバックア
ップＲＡＭへの読み書き動作が禁止される。
【００１０】ここで、電源電圧が第１の所定値以上とな
ったあと不安定となり、所定時間内で第１の所定値以下
となったとき、マイクロコンピュータは停止状態となっ
ているため、バックアップＲＡＭへの読み書き動作禁止
を行うことができない。しかしながら所定時間経過後、
マイクロコンピュータが動作状態になった直後に、マイ
クロコンピュータ内の処理において第２の禁止手段によ
って割り込み信号の状態が検出され、この検出結果に基
づいて、割り込み信号がハイレベル（またはローレベ
ル）のときはバックアップＲＡＭへの読み書き動作を許
可し、割り込み信号がローレベル（またはハイレベル）
のときは割り込み信号がハイレベル（またはローレベ
ル）になるまでバックアップＲＡＭへの読み書き動作が
禁止される。これによって、バックアップＲＡＭのデー
タ破壊が防止される。
ったあと不安定となり、所定時間内で第１の所定値以下
となったとき、マイクロコンピュータは停止状態となっ
ているため、バックアップＲＡＭへの読み書き動作禁止
を行うことができない。しかしながら所定時間経過後、
マイクロコンピュータが動作状態になった直後に、マイ
クロコンピュータ内の処理において第２の禁止手段によ
って割り込み信号の状態が検出され、この検出結果に基
づいて、割り込み信号がハイレベル（またはローレベ
ル）のときはバックアップＲＡＭへの読み書き動作を許
可し、割り込み信号がローレベル（またはハイレベル）
のときは割り込み信号がハイレベル（またはローレベ
ル）になるまでバックアップＲＡＭへの読み書き動作が
禁止される。これによって、バックアップＲＡＭのデー
タ破壊が防止される。
【００１１】以上により、バックアップＲＡＭのデータ
保護が確実に図られ、しかも第２の禁止手段の作用をマ
イクロコンピュータ内の処理で行えるため、回路構成の
簡単化が図られる。
保護が確実に図られ、しかも第２の禁止手段の作用をマ
イクロコンピュータ内の処理で行えるため、回路構成の
簡単化が図られる。
【００１２】
【実施例】本発明の実施例を説明する。図１は本実施例
の回路図である。
の回路図である。
【００１３】図１に示すように、ＣＰＵ１は、ＲＯＭ２
に格納されたプログラムコードに従い、バックアップＲ
ＡＭ３にデータを読み書きしながら、各種制御（燃料噴
射制御、点火制御）を実行する。そして、このＣＰＵ
１、ＲＯＭ２、バックアップＲＡＭ３はマイクロコンピ
ュータとして一体で構成されている。
に格納されたプログラムコードに従い、バックアップＲ
ＡＭ３にデータを読み書きしながら、各種制御（燃料噴
射制御、点火制御）を実行する。そして、このＣＰＵ
１、ＲＯＭ２、バックアップＲＡＭ３はマイクロコンピ
ュータとして一体で構成されている。
【００１４】このＣＰＵ１の割り込み（ＮＭｉ）端子に
は、割り込み信号出力手段であるコンパレータ６の出力
端子が接続される。このコンパレータ６は、電源電圧Ｖ
Ｂと第１の所定値Ｖth1 とが入力され、ＶＢとＶth1 と
を比較しこの比較に応じて割り込み信号を出力する。こ
こで、ＶＢがＶth1 以上となったとき、割り込み信号は
Ｈｉとして出力され、ＶＢがＶth1 以下となったとき、
割り込み信号はＬｏとして出力される。
は、割り込み信号出力手段であるコンパレータ６の出力
端子が接続される。このコンパレータ６は、電源電圧Ｖ
Ｂと第１の所定値Ｖth1 とが入力され、ＶＢとＶth1 と
を比較しこの比較に応じて割り込み信号を出力する。こ
こで、ＶＢがＶth1 以上となったとき、割り込み信号は
Ｈｉとして出力され、ＶＢがＶth1 以下となったとき、
割り込み信号はＬｏとして出力される。
【００１５】また、ＣＰＵ１のリセット端子には、パワ
ーオンリセット時間回路７が接続され、この回路７には
リセット信号出力手段であるコンパレータ５の出力端子
が接続される。
ーオンリセット時間回路７が接続され、この回路７には
リセット信号出力手段であるコンパレータ５の出力端子
が接続される。
【００１６】このコンパレータ５は、電源電圧ＶＢと第
２の所定値Ｖth2 とが入力され、ＶＢとＶth2 とを比較
しこの比較に応じてリセット信号を出力する。そして、
この信号がパワーオンリセット時間回路７に入力され
る。ここで、ＶＢがＶth2 以上となったときリセット信
号はＨｉとして出力され、ＶＢがＶth2 以下となったと
き、リセット信号はＬｏとして出力される。
２の所定値Ｖth2 とが入力され、ＶＢとＶth2 とを比較
しこの比較に応じてリセット信号を出力する。そして、
この信号がパワーオンリセット時間回路７に入力され
る。ここで、ＶＢがＶth2 以上となったときリセット信
号はＨｉとして出力され、ＶＢがＶth2 以下となったと
き、リセット信号はＬｏとして出力される。
【００１７】そして、このコンパレータ５とパワーオン
リセット時間回路７とによって停止手段であるパワーオ
ンリセット信号生成回路４が構成される。このパワーオ
ンリセット信号生成回路４は、電源電圧ＶＢがＶth2 以
上となったとき、ある一定期間（パワーオンリセット時
間Ｔ）経過するまでリセット信号をＬｏに制御し、この
時間Ｔが経過したあとはリセット信号をＨｉとする。
リセット時間回路７とによって停止手段であるパワーオ
ンリセット信号生成回路４が構成される。このパワーオ
ンリセット信号生成回路４は、電源電圧ＶＢがＶth2 以
上となったとき、ある一定期間（パワーオンリセット時
間Ｔ）経過するまでリセット信号をＬｏに制御し、この
時間Ｔが経過したあとはリセット信号をＨｉとする。
【００１８】次に、図２、図３によって本実施例の作動
を説明する。図２は、電源がＯＮされてからのタイムチ
ャートであり、図３は、ＣＰＵ１の処理を示すフローチ
ャートである。
を説明する。図２は、電源がＯＮされてからのタイムチ
ャートであり、図３は、ＣＰＵ１の処理を示すフローチ
ャートである。
【００１９】電源がＯＮされると電源電圧ＶＢが上昇す
ることにより、コンパレータ５、６において所定値Ｖth
2 、Ｖth1 を越える。これによってリセット信号、およ
び割り込み信号はＨｉとなる。このとき、リセット信号
はパワーオンリセット時間回路７によりＬｏとなり、Ｃ
ＰＵ１は停止状態に保持される。
ることにより、コンパレータ５、６において所定値Ｖth
2 、Ｖth1 を越える。これによってリセット信号、およ
び割り込み信号はＨｉとなる。このとき、リセット信号
はパワーオンリセット時間回路７によりＬｏとなり、Ｃ
ＰＵ１は停止状態に保持される。
【００２０】そして、パワーオンリセット時間Ｔ経過す
ると（図２のｔ１時点）、リセット信号がＬｏからＨｉ
へと立ち上がり、ＣＰＵ１は動作状態となる。この直
後、図３（Ａ）のフローチャート中の第２の禁止手段で
あるステップ１００において、ＣＰＵ１のＮＭｉ端子が
Ｈｉであるか否かを確認する。そして、ＮＭｉ端子がＬ
ｏならばステップ１００へループする。
ると（図２のｔ１時点）、リセット信号がＬｏからＨｉ
へと立ち上がり、ＣＰＵ１は動作状態となる。この直
後、図３（Ａ）のフローチャート中の第２の禁止手段で
あるステップ１００において、ＣＰＵ１のＮＭｉ端子が
Ｈｉであるか否かを確認する。そして、ＮＭｉ端子がＬ
ｏならばステップ１００へループする。
【００２１】図２ｔ１時点ではＮＭｉ端子はＨｉとなっ
ているので、ステップ２００へ進み、ＣＰＵ１はバック
アップＲＡＭへの書き込み動作が許可される。次にＣＰ
Ｕ１は、ステップ３００で初期化処理実行したのち、ス
テップ４００で通常制御（点火制御、燃料噴射制御等）
を実行する。
ているので、ステップ２００へ進み、ＣＰＵ１はバック
アップＲＡＭへの書き込み動作が許可される。次にＣＰ
Ｕ１は、ステップ３００で初期化処理実行したのち、ス
テップ４００で通常制御（点火制御、燃料噴射制御等）
を実行する。
【００２２】一方、電源がＯＦＦされると電源電圧ＶＢ
が低下し、図２のｔ２時点で割り込み信号がＨｉからＬ
ｏへ反転する。このときの立ち下がり信号によって、Ｃ
ＰＵ１には第１の禁止手段である図３（Ｂ）のＮＭｉ割
り込みルーチンが実行され、バックアップＲＡＭ３への
書き込みが禁止される。
が低下し、図２のｔ２時点で割り込み信号がＨｉからＬ
ｏへ反転する。このときの立ち下がり信号によって、Ｃ
ＰＵ１には第１の禁止手段である図３（Ｂ）のＮＭｉ割
り込みルーチンが実行され、バックアップＲＡＭ３への
書き込みが禁止される。
【００２３】その後、図２のｔ３時点で、リセット信号
がＬｏとなるため、ＣＰＵ１にリセットがかかり、停止
状態となる。このとき、図２のｔ２〜ｔ３時点の間は処
理は実行されているが、バックアップＲＡＭ３への書き
込みは禁止される。
がＬｏとなるため、ＣＰＵ１にリセットがかかり、停止
状態となる。このとき、図２のｔ２〜ｔ３時点の間は処
理は実行されているが、バックアップＲＡＭ３への書き
込みは禁止される。
【００２４】ここで、図４は、電源ＯＮ後、電源電圧Ｖ
Ｂがパワーオンリセット時間Ｔ期間中に不安定状態とな
りＶth1 とＶth2 との間に低下し、再び上昇するときが
示されている。この状態は、例えば車両用では、スター
タがＯＮされたときである。
Ｂがパワーオンリセット時間Ｔ期間中に不安定状態とな
りＶth1 とＶth2 との間に低下し、再び上昇するときが
示されている。この状態は、例えば車両用では、スター
タがＯＮされたときである。
【００２５】このとき、図４のｔ４時点でリセット信号
がＨｉとなるため、ＣＰＵ１は動作状態となる。一方、
これよりも前に、電源電圧ＶＢはＶth1 よりも小さくな
るため、割り込み信号はＬｏとなる。
がＨｉとなるため、ＣＰＵ１は動作状態となる。一方、
これよりも前に、電源電圧ＶＢはＶth1 よりも小さくな
るため、割り込み信号はＬｏとなる。
【００２６】そして、図４のｔ４時点すなわちＣＰＵ１
が動作状態となった直後に前述の図３（Ａ）のルーチン
が実行される。するとステップ１００において、ＮＭｉ
端子はＬｏとなっているため、この処理は再びステップ
１００へループされる。したがって、ＣＰＵ１はステッ
プ２００のバックアップＲＡＭ３への書き込み許可処理
が禁止される。つまり、上記ステップ１００における処
理が、第２の禁止手段として作用する。
が動作状態となった直後に前述の図３（Ａ）のルーチン
が実行される。するとステップ１００において、ＮＭｉ
端子はＬｏとなっているため、この処理は再びステップ
１００へループされる。したがって、ＣＰＵ１はステッ
プ２００のバックアップＲＡＭ３への書き込み許可処理
が禁止される。つまり、上記ステップ１００における処
理が、第２の禁止手段として作用する。
【００２７】その後、図４のｔ５時点で電源電圧ＶＢは
復帰し、割り込み信号がＨｉとなるとＮＭｉ端子はＨｉ
となるため、ＣＰＵ１はバックアップＲＡＭ３への書き
込みが許可され、通常制御を実行する。これによって、
電源電圧ＶＢが不安定な状態となっていて、しかもＣＰ
Ｕ１が動作状態となっている図４のｔ４〜ｔ５時点間
は、バックアップＲＡＭ３への書き込みは禁止される。
したがって、電源電圧ＶＢが不安定であり、バックアッ
プＲＡＭ３への書き込みのために十分な電圧が得られな
いときに、ＲＡＭ３への書き込みが行われてデータを破
壊してしまうといった不具合を防止することができる。
このため、バックアップＲＡＭ３のデータを保護するこ
とができる。
復帰し、割り込み信号がＨｉとなるとＮＭｉ端子はＨｉ
となるため、ＣＰＵ１はバックアップＲＡＭ３への書き
込みが許可され、通常制御を実行する。これによって、
電源電圧ＶＢが不安定な状態となっていて、しかもＣＰ
Ｕ１が動作状態となっている図４のｔ４〜ｔ５時点間
は、バックアップＲＡＭ３への書き込みは禁止される。
したがって、電源電圧ＶＢが不安定であり、バックアッ
プＲＡＭ３への書き込みのために十分な電圧が得られな
いときに、ＲＡＭ３への書き込みが行われてデータを破
壊してしまうといった不具合を防止することができる。
このため、バックアップＲＡＭ３のデータを保護するこ
とができる。
【００２８】また、この電源電圧ＶＢの不安定時におけ
るバックアップＲＡＭ３の保護をＣＰＵ１外部の回路
と、ＣＰＵ１のプログラムによって行うことができる。
したがって、従来技術のように回路を付加することがな
いため簡単な回路構成とすることができる。これによっ
て、回路複雑化に伴うコスト増大を防止することができ
る。
るバックアップＲＡＭ３の保護をＣＰＵ１外部の回路
と、ＣＰＵ１のプログラムによって行うことができる。
したがって、従来技術のように回路を付加することがな
いため簡単な回路構成とすることができる。これによっ
て、回路複雑化に伴うコスト増大を防止することができ
る。
【００２９】上記従来技術では、割り込み信号立ち上が
り後、マイクロコンピュータが所定時間停止状態とされ
るため、その動作開始が遅れるという問題点があった。
しかしながら、図３（Ａ）のステップ１００で、割り込
み信号の状態がＨｉであると検出されると即座にＣＰＵ
Ｉの動作が開始される。このため、上記従来技術に比べ
て、ＣＰＵＩの動作をより早く開始することができる。
り後、マイクロコンピュータが所定時間停止状態とされ
るため、その動作開始が遅れるという問題点があった。
しかしながら、図３（Ａ）のステップ１００で、割り込
み信号の状態がＨｉであると検出されると即座にＣＰＵ
Ｉの動作が開始される。このため、上記従来技術に比べ
て、ＣＰＵＩの動作をより早く開始することができる。
【００３０】また上記従来技術では、割り込み信号を出
力するコンパレータ（上記実施例ではコンパレータ６に
相当する）が故障した場合、マイクロコンピュータ起動
時に割り込み信号は立ち上がらなくなる。すると、この
時点以降で電源電圧が第１の所定電圧（上記実施例では
Ｖth1 に相当する）より低下しても割り込み信号の立ち
下がりが行われない。このため、バックアップＲＡＭの
読み書き禁止処理が実行されないという問題点があっ
た。しかしながら、上記実施例では、コンパレータ６が
故障した場合、割り込み信号はＬｏレベルとなるため図
３のステップ１００の処理によってステップ１００をル
ープする。このため、ステップ２００以降の処理へ進む
ことがない。したがって、上記実施例では、コンパレー
タ６が故障したときバックアップＲＡＭ３への書き込み
は許可されない。このため、上記従来技術の問題点を解
決することができる。なお、この故障を検出し、運転者
へ知らせるための警報装置（ブザー、ランプ等）を設け
てもよい。
力するコンパレータ（上記実施例ではコンパレータ６に
相当する）が故障した場合、マイクロコンピュータ起動
時に割り込み信号は立ち上がらなくなる。すると、この
時点以降で電源電圧が第１の所定電圧（上記実施例では
Ｖth1 に相当する）より低下しても割り込み信号の立ち
下がりが行われない。このため、バックアップＲＡＭの
読み書き禁止処理が実行されないという問題点があっ
た。しかしながら、上記実施例では、コンパレータ６が
故障した場合、割り込み信号はＬｏレベルとなるため図
３のステップ１００の処理によってステップ１００をル
ープする。このため、ステップ２００以降の処理へ進む
ことがない。したがって、上記実施例では、コンパレー
タ６が故障したときバックアップＲＡＭ３への書き込み
は許可されない。このため、上記従来技術の問題点を解
決することができる。なお、この故障を検出し、運転者
へ知らせるための警報装置（ブザー、ランプ等）を設け
てもよい。
【００３１】なお、ＣＰＵによってはＮＭｉ端子の状態
を読み込むことができないものもある。このため、図５
に示すように、ＮＭｉ端子の他に、さらに他の入力ポー
トに割り込み信号を入力させるようにしてもよい。
を読み込むことができないものもある。このため、図５
に示すように、ＮＭｉ端子の他に、さらに他の入力ポー
トに割り込み信号を入力させるようにしてもよい。
【００３２】また、上記実施例では、割り込み信号が立
ち下がったときに図３（Ｂ）のＮＭｉ割り込み処理が実
行されたが、割り込み信号が立ち上がったときにこの処
理を実行するようにしてもよい。
ち下がったときに図３（Ｂ）のＮＭｉ割り込み処理が実
行されたが、割り込み信号が立ち上がったときにこの処
理を実行するようにしてもよい。
【００３３】
【発明の効果】以上に述べた本発明のメモリバックアッ
プ保護装置の構成および作用によると、第１および第２
の禁止手段によって、電源電圧が低下するあらゆるとき
においてバックアップＲＡＭへの読み書きを禁止され、
バックアップＲＡＭ内のデータを保護することができ
る。さらに、第２の禁止手段の作用をマイクロコンピュ
ータ内の処理で行えるため、回路構成の簡単化を図るこ
とができる。
プ保護装置の構成および作用によると、第１および第２
の禁止手段によって、電源電圧が低下するあらゆるとき
においてバックアップＲＡＭへの読み書きを禁止され、
バックアップＲＡＭ内のデータを保護することができ
る。さらに、第２の禁止手段の作用をマイクロコンピュ
ータ内の処理で行えるため、回路構成の簡単化を図るこ
とができる。
【図１】本発明の実施例を示す回路図である。
【図２】本実施例のタイムチャートである。
【図３】本実施例のフローチャートである。
【図４】本実施例の電源電圧不安定時のタイムチャート
である。
である。
【図５】他の実施例を示す回路図である。
１ ＣＰＵ ２ ＲＯＭ ３ バックアップＲＡＭ ４ パワーオンリセット回路 ５ コンパレータ ６ コンパレータ ７ パワーオンリセット時間回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 1/00
Claims (1)
- 【請求項１】 電源電圧が第１の所定値以下のときに、
マイクロコンピュータにバックアップＲＡＭへの読み書
き動作を禁止させる割り込み信号を出力する割り込み信
号出力手段と、 前記電源電圧が前記第１の所定値より低い第２の所定値
以下のときに、前記マイクロコンピュータを停止状態に
させるリセット信号を出力するリセット信号出力手段
と、 前記電源電圧が前記第２の所定値以上となったあと、所
定時間経過するまで前記マイクロコンピュータを停止状
態にさせるように前記リセット信号を制御する停止手段
と、 前記マイクロコンピュータが通常動作状態にあるとき、
前記割り込み信号出力手段から出力される割り込み信号
の立ち下がり（または立ち上がり）に応じて前記マイク
ロコンピュータに前記バックアップＲＡＭへの読み書き
動作を禁止させる第１の禁止手段と、前記所定時間経過して 前記マイクロコンピュータが動作
状態となった直後に、このマイクロコンピュータ内の処
理で前記割り込み信号の状態を検出し、この検出結果に
基づいて、前記割り込み信号がハイレベル（またはロー
レベル）のときは前記バックアップＲＡＭへの読み書き
動作を許可し、前記割り込み信号がローレベル（または
ハイレベル）のときは前記割り込み信号がハイレベル
（またはローレベル）になるまで前記バックアップＲＡ
Ｍへの読み書き動作を禁止させる第２の禁止手段とを備
えたことを特徴とするメモリバックアップ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33740492A JP3178129B2 (ja) | 1992-12-17 | 1992-12-17 | メモリバックアップ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33740492A JP3178129B2 (ja) | 1992-12-17 | 1992-12-17 | メモリバックアップ保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187253A JPH06187253A (ja) | 1994-07-08 |
| JP3178129B2 true JP3178129B2 (ja) | 2001-06-18 |
Family
ID=18308318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33740492A Expired - Lifetime JP3178129B2 (ja) | 1992-12-17 | 1992-12-17 | メモリバックアップ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178129B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4862851B2 (ja) | 2008-03-20 | 2012-01-25 | ブラザー工業株式会社 | 光出力装置および当該装置を備えた画像形成装置 |
-
1992
- 1992-12-17 JP JP33740492A patent/JP3178129B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06187253A (ja) | 1994-07-08 |
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