JP3381428B2 - マイクロコンピュータを有する制御装置 - Google Patents
マイクロコンピュータを有する制御装置Info
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- microcomputer
- interrupt
- output
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- Direct Current Feeding And Distribution (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、エンジン制御用マイク
ロコンピュータ等に好適するもので、例えば過電圧検出
回路の出力信号をマイクロコンピュータの割込み端子に
入力し、過電圧印加時、パワー素子を駆動している出力
ポートを制御して同素子を保護することができるように
したマイクロコンピュータを有する制御装置に関する。
ロコンピュータ等に好適するもので、例えば過電圧検出
回路の出力信号をマイクロコンピュータの割込み端子に
入力し、過電圧印加時、パワー素子を駆動している出力
ポートを制御して同素子を保護することができるように
したマイクロコンピュータを有する制御装置に関する。
【０００２】
【従来の技術】首記のような制御装置の従来技術とし
て、実開昭５９−１１７２４３号公報が開示された車載
用制御装置がある。すなわち、これは車載用制御装置で
出力駆動素子と前記出力駆動素子を保護する保護素子を
持ち、マイクロプロセッサを持つものにおいて、電源電
圧が所定の値を越えた時に、前記出力駆動素子に導通信
号を発生するルーチンを実行することを特徴とする車載
用制御装置である。
て、実開昭５９−１１７２４３号公報が開示された車載
用制御装置がある。すなわち、これは車載用制御装置で
出力駆動素子と前記出力駆動素子を保護する保護素子を
持ち、マイクロプロセッサを持つものにおいて、電源電
圧が所定の値を越えた時に、前記出力駆動素子に導通信
号を発生するルーチンを実行することを特徴とする車載
用制御装置である。
【０００３】この従来技術は、より具体的には、＋電源
ラインにのってくる比較的時間の長い６０〜８０Ｖのサ
ージをサージ検出回路により検出し、マイクロコンピュ
ータの割込み制御により各出力駆動素子としてのトラン
ジスタの動作状態をランダムアクセスメモリ（ＲＡＭ）
に退避し、各トランジスタをオンする。
ラインにのってくる比較的時間の長い６０〜８０Ｖのサ
ージをサージ検出回路により検出し、マイクロコンピュ
ータの割込み制御により各出力駆動素子としてのトラン
ジスタの動作状態をランダムアクセスメモリ（ＲＡＭ）
に退避し、各トランジスタをオンする。
【０００４】この後、サージ電圧の減衰を（Ａ／Ｄ）ア
ナログ／デジタル変換により一定時間毎に監視し、サー
ジ電圧が素子に与える負荷がなくなった時点で、ＲＡＭ
に退避していた動作状態に各トランジスタを復帰させ
る。
ナログ／デジタル変換により一定時間毎に監視し、サー
ジ電圧が素子に与える負荷がなくなった時点で、ＲＡＭ
に退避していた動作状態に各トランジスタを復帰させ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たような従来技術では、Ａ／Ｄ変換で監視している間は
他の制御処理を実行することができないので、必要な他
の制御処理の実行が遅れてしまうという問題がある。
たような従来技術では、Ａ／Ｄ変換で監視している間は
他の制御処理を実行することができないので、必要な他
の制御処理の実行が遅れてしまうという問題がある。
【０００６】また、一定時間毎にＡ／Ｄ変換で監視して
いるので、実際電圧が下ったことを検出する際のタイミ
ング遅れが生じてしまうという問題もある。また、０．
１〜０．２ｍｓと比較的長い時間の後に各トランジスタ
の状態を退避状態に復帰させるので、制御対象によって
は制御上不具合が生じる可能性がある。
いるので、実際電圧が下ったことを検出する際のタイミ
ング遅れが生じてしまうという問題もある。また、０．
１〜０．２ｍｓと比較的長い時間の後に各トランジスタ
の状態を退避状態に復帰させるので、制御対象によって
は制御上不具合が生じる可能性がある。
【０００７】そこで、本発明は上記問題点に鑑みてなさ
れたもので、例えば出力段パワー素子の保護機能と、過
電圧印加時でも他の制御処理を実行することができる機
能とを兼ね備えたパワー素子の保護装置に適用し得るマ
イクロコンピュータを有する制御装置を提供することを
目的とする。
れたもので、例えば出力段パワー素子の保護機能と、過
電圧印加時でも他の制御処理を実行することができる機
能とを兼ね備えたパワー素子の保護装置に適用し得るマ
イクロコンピュータを有する制御装置を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明によると、上記課
題を解決するために、電源電圧が所定値以上であること
を検出する比較回路と、この比較回路からの出力を割込
み入力に入力するマイクロコンピュータと、このマイク
ロコンピュータにより通電状態が制御される出力素子と
を備え、上記マイクロコンピュータは、上記比較回路か
らの割込みを受けて起動され、上記出力素子への通電を
耐サージ制御モードとするとともに、上記比較回路から
の割込みを受けて耐サージ制御モードを終了する制御手
段を有し、上記制御手段は過電圧印加開始時と終了時を
上記比較回路の出力信号による外部割込みにより検知
し、出力ポートを制御することを特徴とするマイクロコ
ンピュータを有する制御装置が提供される。
題を解決するために、電源電圧が所定値以上であること
を検出する比較回路と、この比較回路からの出力を割込
み入力に入力するマイクロコンピュータと、このマイク
ロコンピュータにより通電状態が制御される出力素子と
を備え、上記マイクロコンピュータは、上記比較回路か
らの割込みを受けて起動され、上記出力素子への通電を
耐サージ制御モードとするとともに、上記比較回路から
の割込みを受けて耐サージ制御モードを終了する制御手
段を有し、上記制御手段は過電圧印加開始時と終了時を
上記比較回路の出力信号による外部割込みにより検知
し、出力ポートを制御することを特徴とするマイクロコ
ンピュータを有する制御装置が提供される。
【０００９】また、本発明によると、上記制御手段は過
電圧印加開始、待ち時間処理で保護不要なサージを判別
することを特徴とするマイクロコンピュータを有する制
御装置が提供される。
電圧印加開始、待ち時間処理で保護不要なサージを判別
することを特徴とするマイクロコンピュータを有する制
御装置が提供される。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【作用】本発明は、電源電圧にのってくるサージを比較
回路により検出し、出力素子の保護開始時も復帰時もマ
イクロコンピュータの割込み端子による割込みルーチン
で処理を行う。
回路により検出し、出力素子の保護開始時も復帰時もマ
イクロコンピュータの割込み端子による割込みルーチン
で処理を行う。
【００１８】このような本発明によれば、過電圧を検出
する比較回路の出力信号をマイクロコンピュータの割込
み端子に入力し、過電圧印加時、出力素子を駆動してい
るマイクロコンピュータの出力ポートを制御して同素子
を保護することができる。
する比較回路の出力信号をマイクロコンピュータの割込
み端子に入力し、過電圧印加時、出力素子を駆動してい
るマイクロコンピュータの出力ポートを制御して同素子
を保護することができる。
【００１９】
【実施例】以下図面を参照して本発明の実施例について
説明する。図１において、参照符号１は例えばエンジン
制御用コンピュータ（ＥＣＵ）等のマイクロコンピュー
タを有した制御ユニットである。
説明する。図１において、参照符号１は例えばエンジン
制御用コンピュータ（ＥＣＵ）等のマイクロコンピュー
タを有した制御ユニットである。
【００２０】また、２は電源ライン９の過電圧状態を検
出する過電圧検出回路で、比較回路（コンパレータ）２
１、トランジスタ２５および図示接続の抵抗Ｒ１〜Ｒ５
で構成され、電源ライン９の電圧が所定の電圧以上にな
るとハイレベル、所定の電圧以下になるとローレベルを
出力する。
出する過電圧検出回路で、比較回路（コンパレータ）２
１、トランジスタ２５および図示接続の抵抗Ｒ１〜Ｒ５
で構成され、電源ライン９の電圧が所定の電圧以上にな
るとハイレベル、所定の電圧以下になるとローレベルを
出力する。
【００２１】この過電圧検出回路２の出力信号２２はマ
イクロコンピュータ（ＣＰＵ）３の割込み端子ＩＮＴに
接続されている。上記ＣＰＵ３の出力ポートＰ０〜Ｐｎ
はバッファー（ドライブ回路）６０〜６ｎを介してパワ
ートランジスタＴｒ０〜Ｔｒｎの各ベースに各々接続さ
れているので、このＣＰＵ３の出力ポートＰ０〜Ｐｎを
制御することにより、パワートランジスタＴｒ０〜Ｔｒ
ｎをオン／オフすることができる。
イクロコンピュータ（ＣＰＵ）３の割込み端子ＩＮＴに
接続されている。上記ＣＰＵ３の出力ポートＰ０〜Ｐｎ
はバッファー（ドライブ回路）６０〜６ｎを介してパワ
ートランジスタＴｒ０〜Ｔｒｎの各ベースに各々接続さ
れているので、このＣＰＵ３の出力ポートＰ０〜Ｐｎを
制御することにより、パワートランジスタＴｒ０〜Ｔｒ
ｎをオン／オフすることができる。
【００２２】なお、このパワートランジスタＴｒ０〜Ｔ
ｒｎは、ＭＯＳ系などの他のパワー素子でも良い。上記
パワートランジスタＴｒ０〜Ｔｒｎの各コレクタはリレ
ー、ランプ、モーター等のアクチュエータ（負荷）Ｌ０
〜Ｌｎに接続されている。
ｒｎは、ＭＯＳ系などの他のパワー素子でも良い。上記
パワートランジスタＴｒ０〜Ｔｒｎの各コレクタはリレ
ー、ランプ、モーター等のアクチュエータ（負荷）Ｌ０
〜Ｌｎに接続されている。
【００２３】上記負荷Ｌ０〜Ｌｎは電源ライン９を介し
てバッテリー８に接続されている。また、上記ＥＣＵ１
も同様に電源ライン９を介してバッテリー８に接続され
ている。
てバッテリー８に接続されている。また、上記ＥＣＵ１
も同様に電源ライン９を介してバッテリー８に接続され
ている。
【００２４】上記ＥＣＵ１は内部にＣＰＵ３の動作電圧
Ｖccに変圧するレギュレータ回路５を有し、その出力電
圧はＣＰＵ３および過電圧検出回路２に供給される。ま
た、バッテリー８は、レギュレータ回路５と過電圧検出
回路２にも接続される。
Ｖccに変圧するレギュレータ回路５を有し、その出力電
圧はＣＰＵ３および過電圧検出回路２に供給される。ま
た、バッテリー８は、レギュレータ回路５と過電圧検出
回路２にも接続される。
【００２５】そして、電源ライン９に図４に示すような
比較的長い減衰時間（τ＝１００〜２００ｍｓ）を有す
るサージ電圧（ボトム値１４Ｖ、ピーク値８０Ｖ）が発
生すると、過電圧検出回路２内の抵抗Ｒ１とＲ２によっ
て分圧された電圧Ｖ２３が入力されるコンパレータ２１
の＋端子電圧が上昇する。
比較的長い減衰時間（τ＝１００〜２００ｍｓ）を有す
るサージ電圧（ボトム値１４Ｖ、ピーク値８０Ｖ）が発
生すると、過電圧検出回路２内の抵抗Ｒ１とＲ２によっ
て分圧された電圧Ｖ２３が入力されるコンパレータ２１
の＋端子電圧が上昇する。
【００２６】この＋端子の電圧がコンパレータ２１の一
端子に接続されている抵抗Ｒ３とＲ４によって決定され
る所定の比較電圧Ｖ２４以上になると、過電圧検出回路
２はハイレベルの出力信号２２を出力する。
端子に接続されている抵抗Ｒ３とＲ４によって決定され
る所定の比較電圧Ｖ２４以上になると、過電圧検出回路
２はハイレベルの出力信号２２を出力する。
【００２７】この出力信号２２の電圧Ｖ２２がハイレベ
ル（５Ｖ）になると、トランジスタ２５がオンし、比較
電圧は抵抗Ｒ３〜Ｒ５によって決定される所定の電圧に
切替わる。
ル（５Ｖ）になると、トランジスタ２５がオンし、比較
電圧は抵抗Ｒ３〜Ｒ５によって決定される所定の電圧に
切替わる。
【００２８】このようにして過電圧検出回路２の出力が
ローレベルからハイレベルに変化すると、あらかじめ立
上がりエッジにより検出するようにセットされているた
め、ＣＰＵ３に割込みがかかり図２に示すような割込み
処理（１）へ動作が移る。
ローレベルからハイレベルに変化すると、あらかじめ立
上がりエッジにより検出するようにセットされているた
め、ＣＰＵ３に割込みがかかり図２に示すような割込み
処理（１）へ動作が移る。
【００２９】この割込み処理（１）でＣＰＵ３の出力ポ
ートのＰ０〜Ｐｎを制御し、パワートランジスタＴｒ０
〜Ｔｒｎをオンする（ステップＳ１）。この場合、電源
ライン９が所定の電圧を超えてから、パワートランジス
タＴｒ０〜Ｔｒｎがオンするまでの時間は、コンパレー
タ２１の信号伝達時間約２００ｎｓ、および割込み端子
電圧がハイレベルになって出力ポートＰ０〜Ｐｎを制御
するまでのＣＰＵ３の処理時間（ＣＰＵの能力にもよる
が数μｓ〜数１０μｓ）および出力ポートＰ０〜Ｐｎが
変化してパワートランジスタＴｒ０〜Ｔｒｎがオンする
までのスイッチング遅れ時間、数μｓの合計になる。
ートのＰ０〜Ｐｎを制御し、パワートランジスタＴｒ０
〜Ｔｒｎをオンする（ステップＳ１）。この場合、電源
ライン９が所定の電圧を超えてから、パワートランジス
タＴｒ０〜Ｔｒｎがオンするまでの時間は、コンパレー
タ２１の信号伝達時間約２００ｎｓ、および割込み端子
電圧がハイレベルになって出力ポートＰ０〜Ｐｎを制御
するまでのＣＰＵ３の処理時間（ＣＰＵの能力にもよる
が数μｓ〜数１０μｓ）および出力ポートＰ０〜Ｐｎが
変化してパワートランジスタＴｒ０〜Ｔｒｎがオンする
までのスイッチング遅れ時間、数μｓの合計になる。
【００３０】これらの合計時間はパワートランジスタＴ
ｒ０〜Ｔｒｎが破壊に至らないうちにオンすることがで
きるに足る十分に短かい時間である。次に、ＣＰＵ３
は、過電圧状態の終了により割込みを発生させるよう
に、割込み検出エッジを立下がりに設定し割込み処理
（１）を終了し、通常の制御処理に移行する（ステップ
Ｓ２）。
ｒ０〜Ｔｒｎが破壊に至らないうちにオンすることがで
きるに足る十分に短かい時間である。次に、ＣＰＵ３
は、過電圧状態の終了により割込みを発生させるよう
に、割込み検出エッジを立下がりに設定し割込み処理
（１）を終了し、通常の制御処理に移行する（ステップ
Ｓ２）。
【００３１】通常の制御処理においては、現在過電圧で
パワートランジスタＴｒ０〜Ｔｒｎを強制的にオンして
いるというフラグを立て、誤ってパワートランジスタＴ
ｒ０〜Ｔｒｎをオフすることを禁止する（図５ステップ
Ｓ３〜Ｓ５参照）。
パワートランジスタＴｒ０〜Ｔｒｎを強制的にオンして
いるというフラグを立て、誤ってパワートランジスタＴ
ｒ０〜Ｔｒｎをオフすることを禁止する（図５ステップ
Ｓ３〜Ｓ５参照）。
【００３２】そして、電源ライン９の電圧が低下すると
コンパレータ２１の＋端子電圧も低下し、抵抗Ｒ３〜Ｒ
５で決定される所定の電圧以下になると、過電圧検出回
路２の出力はハイレベルからローレベル（０Ｖ）に変化
する。
コンパレータ２１の＋端子電圧も低下し、抵抗Ｒ３〜Ｒ
５で決定される所定の電圧以下になると、過電圧検出回
路２の出力はハイレベルからローレベル（０Ｖ）に変化
する。
【００３３】今度は立下りエッジで検出するようセット
されているので、再びＣＰＵ３に割込みがかかり、図３
に示す割込み処理（２）へ動作が移る。この割込み処理
（２）でＣＰＵ３は過電圧状態であるというフラグをク
リアした後、各パワートランジスタＴｒ０〜Ｔｒｎを正
常な状態に復帰するように出力ポートＰ０〜Ｐｎを制御
する（ステップＳ６）。
されているので、再びＣＰＵ３に割込みがかかり、図３
に示す割込み処理（２）へ動作が移る。この割込み処理
（２）でＣＰＵ３は過電圧状態であるというフラグをク
リアした後、各パワートランジスタＴｒ０〜Ｔｒｎを正
常な状態に復帰するように出力ポートＰ０〜Ｐｎを制御
する（ステップＳ６）。
【００３４】そして、ＣＰＵ３は割り込み検出エッジを
立上がりにセットし、割り込み処理を終了する（ステッ
プＳ７）。なお、過電圧状態の開始と終了を検出する電
圧レベルは、過電圧検出回路２内の抵抗Ｒ３〜Ｒ５で任
意に設定可能である。
立上がりにセットし、割り込み処理を終了する（ステッ
プＳ７）。なお、過電圧状態の開始と終了を検出する電
圧レベルは、過電圧検出回路２内の抵抗Ｒ３〜Ｒ５で任
意に設定可能である。
【００３５】このような構成・動作によって、過電圧検
出開始後各パワートランジスタをオンした後、電源ライ
ン９の電圧が過電圧終了レベルまで低下する間も、通常
の処理を実行でき、過電圧終了後各パワートランジスタ
を確切な状態で復帰させることができる。
出開始後各パワートランジスタをオンした後、電源ライ
ン９の電圧が過電圧終了レベルまで低下する間も、通常
の処理を実行でき、過電圧終了後各パワートランジスタ
を確切な状態で復帰させることができる。
【００３６】次に、第２の実施例（但し、構成は図１と
同様である）として、パワートランジスタが破壊に至ら
ない程度、もしくは小型のコンデンサやツェナーダイオ
ード、パワートランジスタ内蔵の保護素子で保護できる
程度の時間の短いサージをマスキングする機能を付加し
た実施例の動作を図６と図７を参照して説明する。
同様である）として、パワートランジスタが破壊に至ら
ない程度、もしくは小型のコンデンサやツェナーダイオ
ード、パワートランジスタ内蔵の保護素子で保護できる
程度の時間の短いサージをマスキングする機能を付加し
た実施例の動作を図６と図７を参照して説明する。
【００３７】過電圧が印加され始め、所定の電圧以上に
なると、過電圧検出回路２の出力はローレベルからハイ
レベルに変わる。ＣＰＵ３はこの立上がりエッジにより
割り込みがかかり図６に示すように、外部割込み処理
（３）が発生した時刻のフリーランニングカウンタの値
に判定マスク時間ＴF （例えば５０μｓ）を加えた値を
タイマにセットし、リターンする（ステップＳ８）。
なると、過電圧検出回路２の出力はローレベルからハイ
レベルに変わる。ＣＰＵ３はこの立上がりエッジにより
割り込みがかかり図６に示すように、外部割込み処理
（３）が発生した時刻のフリーランニングカウンタの値
に判定マスク時間ＴF （例えば５０μｓ）を加えた値を
タイマにセットし、リターンする（ステップＳ８）。
【００３８】そして、ＣＰＵ３は他の制御処理の実行を
続け、フリーランニングカウンタの値が外部割込み処理
（３）にてセットした値と一致した時点で内部割込みが
かかり図７に示すような内部割込み処理（４）を実行す
る。
続け、フリーランニングカウンタの値が外部割込み処理
（３）にてセットした値と一致した時点で内部割込みが
かかり図７に示すような内部割込み処理（４）を実行す
る。
【００３９】ここでは、最初に外部割込み端子ＩＮＴの
ポート状態を判定し、同ポートがローなら、パワートラ
ンジスタＴｒ０〜Ｔｒｎを制御せずに割込み処理（４）
を終了するが、逆に同ポートがハイならばパワートラン
ジスタＴｒ０〜Ｔｒｎがオンするように出力ポートＰ０
〜Ｐｎを制御した後、割込み検出エッジを立下がりにセ
ットする。
ポート状態を判定し、同ポートがローなら、パワートラ
ンジスタＴｒ０〜Ｔｒｎを制御せずに割込み処理（４）
を終了するが、逆に同ポートがハイならばパワートラン
ジスタＴｒ０〜Ｔｒｎがオンするように出力ポートＰ０
〜Ｐｎを制御した後、割込み検出エッジを立下がりにセ
ットする。
【００４０】次に、第３の実施例を図８に示すフローチ
ャートを参照して説明する（ステップＳ９〜１１）。こ
れは、マスク時間をＮＯＰ（ノンオペレーション）等の
制御に影響を与えない処理を数回〜数１０回くり返す待
ち時間処理を行った後、外部割込み端子ＩＮＴの状態を
判定するものである（ステップＳ１２〜Ｓ１５）。
ャートを参照して説明する（ステップＳ９〜１１）。こ
れは、マスク時間をＮＯＰ（ノンオペレーション）等の
制御に影響を与えない処理を数回〜数１０回くり返す待
ち時間処理を行った後、外部割込み端子ＩＮＴの状態を
判定するものである（ステップＳ１２〜Ｓ１５）。
【００４１】第２、第３の実施例によると、実開昭５９
−１１７２４３号公報に開示された従来技術のようにサ
ージ（過電圧）検出回路内にコンデンサ等のディレイ手
段を付加することなく、パワートランジスタを保護すべ
きサージなのか保護の必要ないサージなのか判断し、必
要ならば、出力ポートを制御し、パワートランジスタを
保護することができる。
−１１７２４３号公報に開示された従来技術のようにサ
ージ（過電圧）検出回路内にコンデンサ等のディレイ手
段を付加することなく、パワートランジスタを保護すべ
きサージなのか保護の必要ないサージなのか判断し、必
要ならば、出力ポートを制御し、パワートランジスタを
保護することができる。
【００４２】また、以上のような本発明は、過電圧印加
時パワートランジスタをオンして保護するものである
が、負荷７の種類によっては（例えば、点火コイル等の
抵抗成分が小さい負荷）パワートランジスタをオフして
保護することもできる。すなわち、負荷の種類によって
は、オンして保護する場合とオフして保護する場合とが
可能である。
時パワートランジスタをオンして保護するものである
が、負荷７の種類によっては（例えば、点火コイル等の
抵抗成分が小さい負荷）パワートランジスタをオフして
保護することもできる。すなわち、負荷の種類によって
は、オンして保護する場合とオフして保護する場合とが
可能である。
【００４３】
【発明の効果】従って、以上詳述したように本発明によ
れば、例えば、出力段パワー素子の保護機能と、過電圧
印加時でも他の制御処理を実行することができる機能と
を兼ね備えたパワー素子の保護装置に適用し得るマイク
ロコンピュータを有する制御装置を提供することが可能
となる。
れば、例えば、出力段パワー素子の保護機能と、過電圧
印加時でも他の制御処理を実行することができる機能と
を兼ね備えたパワー素子の保護装置に適用し得るマイク
ロコンピュータを有する制御装置を提供することが可能
となる。
【図１】本発明の一実施例を示す構成図。
【図２】一実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図３】一実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図４】一実施例の動作を説明するためのフローチャー
ト。
ト。
【図５】一実施例の動作を説明するためのフローチャー
ト。
ト。
【図６】他の実施例の動作を説明するためのフローチャ
ート。
ート。
【図７】他の実施例の動作を説明するためのフローチャ
ート。
ート。
【図８】他の実施例の動作を説明するためのフローチャ
ート。
ート。
１…エンジン制御用コンピュータ（ＥＣＵ）、２…過電
圧検出回路、２１…コンパレータ（比較回路）、２５…
トランジスタ、Ｒ１〜Ｒ５…抵抗、９…電源ライン、３
…マイクロコンピュータ（ＣＰＵ）、Ｔｒ０〜Ｔｒｎ…
パワートランジスタ、Ｌ０〜Ｌｎ…負荷、８…バッテリ
ー、５…レギュレータ回路。
圧検出回路、２１…コンパレータ（比較回路）、２５…
トランジスタ、Ｒ１〜Ｒ５…抵抗、９…電源ライン、３
…マイクロコンピュータ（ＣＰＵ）、Ｔｒ０〜Ｔｒｎ…
パワートランジスタ、Ｌ０〜Ｌｎ…負荷、８…バッテリ
ー、５…レギュレータ回路。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02H 9/04
H02H 7/20
H02J 3/20
H02J 1/00
Claims (2)
- 【請求項１】 電源電圧が所定値以上であることを検出
する比較回路と、 この比較回路からの出力を割込み入力に入力するマイク
ロコンピュータと、 このマイクロコンピュータにより通電状態が制御される
出力素子とを備え、 上記マイクロコンピュータは、 上記比較回路からの割込みを受けて起動され、上記出力
素子への通電を耐サージ制御モードとするとともに、 上記比較回路からの割込みを受けて耐サージ制御モード
を終了する制御手段を有し、 上記制御手段は過電圧印加開始時と終了時を上記比較回
路の出力信号による外部割込みにより検知し、出力ポー
トを制御することを特徴とするマイクロコンピュータを
有する制御装置。 - 【請求項２】 上記制御手段は過電圧印加開始、待ち時
間処理で保護不要なサージを判別することを特徴とする
請求項１に記載のマイクロコンピュータを有する制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31035194A JP3381428B2 (ja) | 1994-12-14 | 1994-12-14 | マイクロコンピュータを有する制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31035194A JP3381428B2 (ja) | 1994-12-14 | 1994-12-14 | マイクロコンピュータを有する制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08168170A JPH08168170A (ja) | 1996-06-25 |
| JP3381428B2 true JP3381428B2 (ja) | 2003-02-24 |
Family
ID=18004196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31035194A Expired - Fee Related JP3381428B2 (ja) | 1994-12-14 | 1994-12-14 | マイクロコンピュータを有する制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381428B2 (ja) |
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1994
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