JP2008117148A - 情報処理装置および情報処理方法 - Google Patents
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Abstract
【課題】煩雑な処理を行うことなくリカバリーを行うことのできる情報処理装置および情報処理方法を提供する。
【解決手段】複数の不揮発性メモリ102,104を備えた情報処理装置10であって、不揮発性メモリ102,104にアクセスするアクセス手段100と、当該情報処理装置10の直前の起動時にアクセス手段100によりアクセスされた不揮発性メモリ102,104に基づいて、次回の起動時にアクセスすべき不揮発性メモリ102,104を選択する選択手段120とを備え、アクセス手段100は、選択手段120により選択された不揮発性メモリ102,104にアクセスする。
【選択図】 図1
【解決手段】複数の不揮発性メモリ102,104を備えた情報処理装置10であって、不揮発性メモリ102,104にアクセスするアクセス手段100と、当該情報処理装置10の直前の起動時にアクセス手段100によりアクセスされた不揮発性メモリ102,104に基づいて、次回の起動時にアクセスすべき不揮発性メモリ102,104を選択する選択手段120とを備え、アクセス手段100は、選択手段120により選択された不揮発性メモリ102,104にアクセスする。
【選択図】 図1
Description
本発明は、複数の不揮発性メモリを備えた情報処理装置および当該情報処理装置における情報処理方法に関するものである。
従来、情報処理装置においては、中央演算処理装置(CPU)は不揮発メモリに記憶されている情報に従って動作するのが一般的である。電源投入直後からCPUはブート先のアドレスからコードをフェッチして動作を開始するが、一般的にこのリード先として不揮発メモリを使用する場合がほとんどである。
不揮発メモリの特徴として、相当数の書き換えが可能という点がある。また多くの情報処理装置はネットワーク等の外部インターフェースを備えている。そこで、ネットワーク経由で不揮発メモリ内に記憶されている情報のアップデートを行うケースが多くなっている。
また、不揮発性メモリの更新用プログラムを保持し、起動時に更新プログラムを実行する情報処理装置が知られている(例えば、「特許文献1」参照)。
しかし、何らかの理由でアップデートに失敗したときのリカバリーの問題がある。失敗の理由は様々である。例えば、不意の電源断や、アップデート後の不完全なプログラム、ハードウェアとの相性など、結果として情報処理装置が起動しないケースがある。
そこで、例えばパーソナルコンピュータ等における対応としては、ボード上にBIOS−ROMを複数備え、ジャンパーピンでユーザがどちらかのBIOS−ROMを任意選択させる構成が考えられる。
また、マルチファンクションプリンタ等の画像形成装置においては、基本的にはユーザはCPUや不揮発メモリが搭載されているボードを直接さわることができない。従って、問題が発生した場合には必ずサービスマンコール等が必要となる。このため、パーソナルコンピュータ等と同様の対応により、ユーザがタイムリーに対応することができない。さらに、起動しない原因を検査するのはサービスマンにとっても困難である。そのため、高価なボードを交換して対応するシーンが少なからず存在する。
本発明は、上記に鑑みてなされたものであって、ユーザによるBIOS−ROMの選択や、ボードの交換など、煩雑な処理を行うことなくリカバリーを行うことのできる情報処理装置および情報処理方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、請求項1にかかる発明は、複数の不揮発性メモリを備えた情報処理装置であって、前記不揮発性メモリにアクセスするアクセス手段と、当該情報処理装置の直前の起動時に前記アクセス手段によりアクセスされた前記不揮発性メモリに基づいて、次回の起動時にアクセスすべき前記不揮発性メモリを選択する選択手段とを備え、前記アクセス手段は、前記選択手段により選択された前記不揮発性メモリにアクセスすることを特徴とする。
また、請求項2にかかる発明は、請求項1に記載の情報処理装置であって、前記選択手段は、前記直前の起動時に選択された前記不揮発性メモリ以外の前記不揮発性メモリを選択することを特徴とする。
また、請求項3にかかる発明は、請求項2に記載の情報処理装置であって、当該情報処理装置の電源電圧が立ち上がる毎に反転する選択信号を出力する信号出力手段をさらに備え、前記選択手段は、前記選択信号に基づいて前記不揮発性メモリを選択することを特徴とする。
また、請求項4にかかる発明は、請求項1から3のいずれか一項に記載の情報処理装置であって、前記アクセス手段がアクセスしている前記不揮発性メモリ以外の不揮発性メモリが正常に動作しているか否かを判定する判定手段をさらに備え、前記選択手段は、正常に動作していないと判定された前記不揮発性メモリ以外の前記不揮発性メモリを、次回の起動時にアクセスすべき不揮発性メモリとして選択することを特徴とする。
また、請求項5にかかる発明は、請求項4に記載の情報処理装置であって、正常に動作していないと判定された前記不揮発性メモリに、当該不揮発性メモリ以外の不揮発性メモリに格納されている情報を格納する格納手段をさらに備えたことを特徴とする。
また、請求項6にかかる発明は、複数の不揮発性メモリを備えた情報処理装置であって、当該情報処理装置の次回の起動時に利用すべき不揮発性メモリを、前記複数の不揮発性メモリの中からランダムに選択する選択手段と、前記選択手段により選択された前記不揮発性メモリにアクセスするアクセス手段とを備えたことを特徴とする。
また、請求項7にかかる発明は、請求項6に記載の情報処理装置であって、当該情報処理装置の電源がオンされると時間をカウントするクロック手段と、前記クロック手段によるカウント毎に異なる選択信号を出力する信号出力手段とをさらに備え、前記選択手段は、前記信号出力手段により出力された前記選択信号に基づいて、前記不揮発性メモリを選択することを特徴とする。
また、請求項8にかかる発明は、請求項6または7に記載の情報処理装置であって、前記アクセス手段がアクセスしている前記不揮発性メモリ以外の不揮発性メモリが正常に動作しているか否かを判定する判定手段をさらに備え、前記選択手段は、正常に動作していないと判定された前記不揮発性メモリ以外の前記不揮発性メモリを次回の起動時にアクセスすべき不揮発性メモリとして選択することを特徴とする。
また、請求項9にかかる発明は、請求項4に記載の情報処理装置であって、正常に動作していないと判定された前記不揮発性メモリに、当該不揮発性メモリ以外の不揮発性メモリに格納されている情報を格納する格納手段をさらに備えたことを特徴とする。
また、請求項10にかかる発明は、複数の不揮発性メモリを備えた情報処理装置における情報処理方法であって、当該情報処理装置の直前の起動時に前記不揮発性メモリにアクセスする第1アクセスステップと、当該情報処理装置の直前の起動時にアクセスされた前記不揮発性メモリに基づいて、次回の起動時にアクセスすべき前記不揮発性メモリを選択する選択ステップと、前記選択ステップにおいて選択された前記不揮発性メモリにアクセスする第2アクセスステップとを有することを特徴とする。
また、請求項11にかかる発明は、複数の不揮発性メモリを備えた情報処理装置における情報処理方法であって、当該情報処理装置の次回の起動時に利用すべき不揮発性メモリを、前記複数の不揮発性メモリの中からランダムに選択する選択ステップと、前記選択ステップにおいて選択された前記不揮発性メモリにアクセスするアクセスステップとを有することを特徴とする。
本発明によれば、情報処理装置の起動毎に、複数の不揮発性メモリのうち任意の不揮発性メモリを選択するので、いずれかの不揮発性メモリに異常が生じていた場合であっても、複数回起動を繰り返すことにより正常な不揮発性メモリにアクセスすることができるので、ボードの交換など煩雑な処理を行うことなくリカバリーを行うことができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる情報処理装置および情報処理方法の最良な実施の形態を詳細に説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態にかかる情報処理装置10の基本的な構成を示すブロック図である。情報処理装置10は、CPU100と、2つのROM、すなわちROM−A102と、ROM−B104と、RAM106と、選択部120と、制御部122とを有している。CPU100、ROM−A102、ROM−B104、RAM106および選択部120は、ローカルバス110を介して接続されている。
図1は、本発明の第1の実施の形態にかかる情報処理装置10の基本的な構成を示すブロック図である。情報処理装置10は、CPU100と、2つのROM、すなわちROM−A102と、ROM−B104と、RAM106と、選択部120と、制御部122とを有している。CPU100、ROM−A102、ROM−B104、RAM106および選択部120は、ローカルバス110を介して接続されている。
ROM−A102およびROM−B104は、各種プログラムなどを格納している。CPU100は、ROM−A102またはROM−B104に格納されているプログラムにしたがって、情報処理装置10の各部を制御する。RAM106は、情報処理装置10の制御に必要な種々のデータを格納している。
情報処理装置10の起動時には、CPU100は、ROM−A102およびROM−B104のうちいずれか一方からコードフェッチを行う。CPU100は、いずれのROMにアクセスするかを決定すべくチップセレクト(CS)信号を出力する。CS信号は、ROM−A102およびROM−B104のうちいずれを選択するかを示している。CPU100は、CS信号として「CS1」および「CS0」の2つの信号を出力する。
一方、制御部122は、情報処理装置10の電源電圧に基づいて、High(H)またはLow(L)のいずれかを示すS1信号を選択部120に出力する。
図2は、制御部122の詳細な構成を示すブロック図である。制御部122は、2つの反転回路124,126とフリップフロップ(FF)回路128とを有している。これにより、電源電圧VCCの立ち上がり時に、S1信号がHとLの間で切り替わる。すなわち、1回目の起動時に信号S1がHである場合には、2回目の起動時にはS1信号はLに切り替わる。そして、3回目の起動時には、S1信号は、Hに切り替わる。このように、制御部122は、起動する度に、異なるS1信号を出力する。制御部122は、情報処理装置10の電源オフ時においても、信号S1の状態、すなわちHであるかLであるかを保持しておく必要がある。そこで、制御部122は、バッテリや二次電池など情報処理装置10の電源とは独立の電源により駆動するものとする。
再び説明を図1に戻す。選択部120は、制御部122から出力されたS1信号に基づいて、CS1およびCS0のうちいずれか一方をY0、すなわちROM−A102に出力し、他方をY1、すなわちROM−B104に出力する。なお、CPU100は、CS0の出力先となるROMからコードフェッチを行うものとする。すなわち、選択部120がCS0を出力する出力先がコードフェッチ先となる。
図3は、制御部122から入力されるS1信号と、選択部120からY0に出力されるCS信号と、選択部120からY1に出力されるCS信号との関係を示す図である。このように、選択部120は、制御部122から入力されたS1信号がLである場合には、Y0にCS0を出力し、かつY1にCS1を出力する。制御部122から入力されたS1信号がHである場合には、Y0にCS1を出力し、かつY1にCS0を出力する。
このように、選択部120は、制御部122から入力されたS1信号に基づいて、CS0の出力先を決定する。すなわち、S1信号に基づいて、CPU100がコードフェッチを行うROMを決定する。
図4は、第1の実施の形態にかかる情報処理装置10の起動時の処理を示すフローチャートである。情報処理装置10の電源がオンされると(ステップS100,Yes)、制御部122の回路によりS1信号がHからLまたはLからHに反転する(ステップS102)。反転後のS1信号がLである場合には(ステップS104,Yes)、選択部120は、CS0をROM−A102に出力し、CS1をROM−B104に出力する(ステップS106)。すなわち、コードフェッチを行うROMをROM−A102と決定する。次に、CPU100は、CS0の出力先であるROM−A102に格納されている情報をRAM106にコピーする(ステップS108)。
次に、RAM実行を行う(ステップS110)。すなわち、RAM106からコードフェッチを行う。このように、ROM−A102にかえてRAM106からコードフェッチを行うことにより、処理の高速化を図ることができる。
一方、ステップS104において、S1信号がHである場合には(ステップS104,No)、選択部120は、CS1をROM−A102に出力し、CS0をROM−B104に出力する(ステップS120)。すなわち、コードフェッチを行うROMをROM−B104と決定する。次に、CPU100は、CS0の出力先であるROM−B104に格納されている情報をRAM106にコピーする(ステップS122)。次に、ステップS110に進み、RAM106からコードフェッチを行う。以上で、情報処理装置10の起動時の処理が完了する。
図5は、図4を参照しつつ説明した起動時の処理におけるS1信号の切り替わりとROM選択の処理の関係を説明するための図である。図5に示すように、1回目の電源オン前のS1信号がHであったとすると、電源オンによる電源電圧VCCの上昇により、S1信号は、HからLに切り替わる。S1信号がLであるので、1回目の電源オン時には、CPU100がアクセスすべきROMとしてROM−A102が選択される。
その後、一旦電源オフされても、S1信号の状態は保持され続けるので、2回目の電源オン前のS1信号はLである。そして、2回目の電源オンによりS1信号は、LからHに切り替わる。S1信号がHであるので、2回目の電源オン時には、CPU100がアクセスすべきROMとしてROM−B104が選択される。
このように、第1の実施の形態にかかる情報処理装置10においては、電源オンの度にS1信号がLとHの間で切り替わるので、これに応じてROM−A102とROM−B104とを交互に選択することができる。これにより、例えば、ROM−A102に異常が発生しているときに、ROM−A102にアクセスし起動に失敗した場合には、一旦電源オフし、再度電源オンすることにより、アクセス先をROM−B104に切り替えることができる。そして、ROM−B104が正常であれば正常に起動を完了することができる。これにより、従来のように、ユーザによるBIOS−ROMの選択や、ボードの交換などの煩雑な処理を行うことなくリカバリーを行うことができる。
以上、本発明を実施の形態を用いて説明したが、上記実施の形態に多様な変更または改良を加えることができる。
(第2の実施の形態)
図6は、第2の実施の形態にかかる情報処理装置12の基本的な構成を示すブロック図である。第2の実施の形態にかかる情報処理装置12においては、CPU130は、CS信号の他、S2信号およびS3信号を出力する。S2信号およびS3信号は、GIOポートなどの汎用ポートから出力される。S2信号は、2ビットから構成される信号である。S2信号としては、0ビット目および1ビット目ともに0である「00」、0ビット目が1、1ビット目が0である「01」、0ビット目が0、1ビット目が1である「10」、0ビット目および1ビット目ともに1である「11」の4種類の信号が出力される。S3信号はS2信号をラッチさせるための信号である。S3信号としては、High(H)とLow(L)の2つの状態が出力される。
図6は、第2の実施の形態にかかる情報処理装置12の基本的な構成を示すブロック図である。第2の実施の形態にかかる情報処理装置12においては、CPU130は、CS信号の他、S2信号およびS3信号を出力する。S2信号およびS3信号は、GIOポートなどの汎用ポートから出力される。S2信号は、2ビットから構成される信号である。S2信号としては、0ビット目および1ビット目ともに0である「00」、0ビット目が1、1ビット目が0である「01」、0ビット目が0、1ビット目が1である「10」、0ビット目および1ビット目ともに1である「11」の4種類の信号が出力される。S3信号はS2信号をラッチさせるための信号である。S3信号としては、High(H)とLow(L)の2つの状態が出力される。
制御部132は、情報処理装置10の電源電圧に加えて、S2信号およびS1信号に基づいて、HまたはLのS1信号を出力する。図7は、制御部132の詳細な構成を示すブロック図である。制御部132は、第1の実施の形態にかかる制御部122と同様に2つの反転回路134,136と、FF回路138を有している。本実施の形態にかかる制御部132は、これに加えてFF回路140と、選択部142と、S2の信号線およびS3の信号線にそれぞれ接続された2つのプルダウン抵抗(PD)144,146とを有している。
FF回路140は、S3信号の状態にしたがいS2信号を反転させる。選択部142は、S4信号およびS5信号に基づいて、出力すべきS1信号の状態を決定する。なお、第2の実施の形態にかかるS4信号は、第1の実施の形態にかかるS1信号に相当する。
図8は、FF回路140から選択部142に入力されるS5信号と、選択部142が出力するS1信号の関係を示す図である。FF回路140から入力されるS5信号が「0X」である場合には、選択部142は、S4信号をS1信号として出力する。ここで、「X」は、1,0のいずれでもよいことを示している。すなわち、FF回路140から入力されるS5信号の1ビット目が0である場合には、S4信号をS1信号として出力する。上述のように、S4信号は、第1の実施の形態にかかるS1信号と同様の信号である。すなわち、S4信号は、情報処理装置10の起動毎にHとL交互に切り替わる。したがって、S5信号が「0X」である場合には、S1信号は起動ごとにLとHとが切り替わる。すなわち、S5信号が「0X」である場合には、第2の実施の形態にかかる情報処理装置12は、第1の実施の形態にかかる情報処理装置10と同様に、起動する度に異なるROMにアクセスする。
また、S5信号が「10」の場合には、選択部142は、S1信号としてLを出力する。S5信号が「11」の場合には、選択部142は、S1信号としてHを出力する。すなわち、選択部142は、S5信号の1ビット目が「1」である場合には、S5信号の0ビット目の値に応じた値をS1信号として出力する。すなわち、S5信号の0ビット目が「0」である場合には、S1信号としてLを出力する。この場合には、ROM−A102が選択される。S5信号とS2信号とは同じ値となる。そこで、CPU130は、次回ROM−A102を選択したい場合には、「10」のS2信号を出力すればよい。
S5信号の0ビット目が「1」である場合には、S1信号としてHを出力する。この場合には、ROM−B104が選択される。CPU130は、次回ROM−B104を選択したい場合には、「11」のS2信号を出力すればよい。
図9は、第2の実施の形態にかかる情報処理装置12の起動時の処理を示すフローチャートである。情報処理装置12の電源がオンされると(ステップS100,Yes)、制御部122の回路によりS4信号がHとLの間で反転する(ステップS130)。この後、第1の実施の形態にかかる処理と同様に、S1信号に応じて所定のROMからコードフェッチを行う。すなわち、S1信号がLである場合には(ステップS104,Yes)、選択部120は、CS0をY0、すなわちROM−A102に出力し、CS1をY1、すなわちROM−B104に出力する(ステップS106)。次に、CPU130は、CS0の出力先であるROM−A102に格納されている情報をRAM106にコピーする(ステップS108)。次に、RAM106からコードフェッチを行う(ステップS110)。
一方、ステップS104において、S1信号がHである場合には(ステップS104,No)、選択部120は、CS1をY0、すなわちROM−A102に出力し、CS0をY1、すなわちROM−B104に出力する(ステップS120)。次に、CPU130は、CS0の出力先であるROM−B104に格納されている情報をRAM106にコピーする(ステップS122)。次に、ステップS110に進み、RAM106からコードフェッチを行う。
第2の実施の形態にかかる情報処理装置12においては、RAM実行(ステップS110)の後、CPU130から、次回コードフェッチを行うべきROMを指定するROM指定があった場合には(ステップS140,Yes)、出力するS1信号の状態を変更する(ステップS142)。
図10は、S1信号の状態を変更する処理(ステップS142)を説明するための図である。CPU130は、ROM指定を行う場合には、ROMを指定する信号を出力する。具体的には、図10に示すように、CPU130から所定のROMを指定するS2信号とともに、Hを示すS3信号が出力される。ROM−A102を指定したい場合には、S2信号として「10」を出力する。ROM−B104を指定したい場合には、S2信号として「11」を出力する。
S2信号と同様の信号がS5信号として出力されるので、図8に示すように、S5信号が「10」である場合には、S1信号はLとなる。すなわち、この場合には、ROM−A102が選択されることになる。一方、図8に示すように、S5信号が「11」である場合には、S1信号はHとなる。すなわち、この場合には、ROM−B104が選択されることになる。
図10に示す例においては、1回目の電源オン時には、「00」のS5信号が出力されている。このため、S4信号がS1信号として出力される。S1信号は、1回目の電源オンによりHからLに切り替っている。したがって、Lに対応するROM−A102が選択される。
さらに、1回目の電源オンの後の起動中に、図10に示すようにCPU130から「10」を示すS2信号が出力され、かつS3信号がHに切り替わると、S5信号は、「00」から「10」に切り替わる。この状態で電源がオフされると、S5信号は、「10」のまま保持される。
2回目の電源オン時には、S5信号は「10」であるので、S1信号にかかわらず、S5信号によりROMが選択されることになる。このときのS5信号は「10」であり、図8に示すようにS1信号としてLが出力される。このため、2回目の電源オン時においても、1回目と同様にROM−A102が選択される。なお、次回ROM−B104を選択したい場合には、同様に「11」のS2信号とHのS3信号とを出力すればよい。
このように、第2の実施の形態にかかる情報処理装置12においては、CPU130の所望のROMを選択することができる。
例えば、1回目の起動時にROM−A102およびROM−B104のいずれか一方に故障が発生していることが判明したとする。この場合には、故障しているROM以外のROMを指定しておくことにより、2回目には故障しているROMを選択することなく、スムーズに適切なROMを選択することができる。
(第3の実施の形態)
図11は、第3の実施の形態にかかる情報処理装置14の基本的な構成を示す図である。情報処理装置14においては、CPU134は、各ROMの故障の有無を判断してROM指定を行う。図12は、情報処理装置14による処理を示すフローチャートである。図12に示すように、RAM実行(ステップS110)の後、CPU134は、異常判定処理を行う(ステップS150)。
図11は、第3の実施の形態にかかる情報処理装置14の基本的な構成を示す図である。情報処理装置14においては、CPU134は、各ROMの故障の有無を判断してROM指定を行う。図12は、情報処理装置14による処理を示すフローチャートである。図12に示すように、RAM実行(ステップS110)の後、CPU134は、異常判定処理を行う(ステップS150)。
図13は、異常判定処理(ステップS150)における詳細な処理を示すフローチャートである。S1信号がLの場合、すなわち、ROM−A102が選択された場合には(ステップS152,Yes)、CPU134は、ROM−B104が正常に動作しているか否かのチェックを行う(ステップS154)。ROM−B104が正常に動作している場合には(ステップS156,Yes)、「00」のS2信号を出力し続けることにより、次回起動時にはS4信号に従いLの状態のS1信号が出力される。すなわち、ROM−B104が選択される。
ROM−B104に異常が発見された場合には(ステップS156,No)、CPU134は、「10」のS2信号をHの状態のS3信号と共に出力する(ステップS158)。これにより、次回起動時には、Lの状態のS1信号が出力される。すなわち、ROM−A102が選択される。
ステップS152において、S1信号がHである場合には(ステップS152,No)、CPU134は、ROM−A102が正常に動作しているか否かのチェックを行う(ステップS170)。ROM−A102が正常に動作している場合には(ステップS172,Yes)、「00」のS2信号を出力し続けることにより、次回起動時にはS4信号に従いHの状態のS1信号が出力される。すなわち、ROM−A102が選択される。
ROM−A102に異常が発見された場合には(ステップS172,No)、CPU134は、「11」のS2信号をHの状態のS3信号と共に出力する(ステップS174)。これにより、次回起動時には、Hの状態のS1信号が出力される。すなわち、ROM−B104が選択される。
このように、CPU134は、起動中に現在利用しているROMと異なるROMが正常に動作しているか否かをチェックし、異常が発見された場合には、所定のS2信号を出力することにより、異常のあるROMを選択しないように設定することができる。これにより、起動時には、正常なROMを選択することができる。
なお、第3の実施の形態にかかる情報処理装置14のこれ以外の構成および処理は、他の実施の形態にかかる情報処理装置の構成および処理と同様である。
(第4の実施の形態)
図14は、第4の実施の形態にかかる情報処理装置16の基本的な構成を示す図である。情報処理装置16においては、CPU136は、ROMに異常があると判定された場合には、さらに情報のコピーを行う。
図14は、第4の実施の形態にかかる情報処理装置16の基本的な構成を示す図である。情報処理装置16においては、CPU136は、ROMに異常があると判定された場合には、さらに情報のコピーを行う。
図15は、第4の実施の形態にかかる情報処理装置16における故障判定処理を示すフローチャートである。ステップ156においてROM−B104に異常が発見された場合には(ステップS156,No)、ROM−A102に格納されている情報をROM−B104にコピーする(ステップS160)。また、ステップS172においてROM−A102に異常が発見された場合には(ステップS172,No)、ROM−B104に格納されている情報をROM−A102にコピーする(ステップS176)。
このように、異常の発見されたROMに正常なROMの情報をコピーすることにより、自動修復を試みる。これにより、正常動作が可能となれば、次回の起動時以降、修復したROMを利用することができる。
なお、第4の実施の形態にかかる情報処理装置16のこれ以外の構成および処理は、他の実施の形態にかかる情報処理装置の構成および処理と同様である。
(第5の実施の形態)
図16は、第5の実施の形態にかかる情報処理装置20の基本的な構成を示すブロック図である。情報処理装置20は、第1の実施の形態にかかる制御部122にかえてランダム制御部150を備えている。ランダム制御部150は、制御部122のようにLとHのS1信号を電源オンごとに交互に出力するのではなく、LとHのS1信号を電源オンごとにランダムに出力する。
図16は、第5の実施の形態にかかる情報処理装置20の基本的な構成を示すブロック図である。情報処理装置20は、第1の実施の形態にかかる制御部122にかえてランダム制御部150を備えている。ランダム制御部150は、制御部122のようにLとHのS1信号を電源オンごとに交互に出力するのではなく、LとHのS1信号を電源オンごとにランダムに出力する。
図17は、ランダム制御部150の詳細な構成を示すブロック図である。ランダム制御部150は、反転回路152と、FF回路154とを有している。反転回路152は、リセット信号を反転させる。FF回路154には、反転回路152により反転されたリセット信号がイネーブル信号として入力される。さらに、情報処理装置20全体のクロックをカウントするクロック部(図示せず)からのクロック信号が入力される。FF回路154は、リセット信号とクロック信号とに基づいて、LまたはHのS1信号を出力する。
図18は、ランダム制御部150に対する入力信号と出力信号の関係を示す図である。電源がオンされると、所定のタイミングでリセットが解除され、リセット信号がリセット状態を示すL(Low)からリセット解除を示すH(High)に切り替わる。さらに、電源電圧(VCC)が所定の電圧に上がると、クロック部は、クロック信号を発生させる。S1信号は、クロック信号が発生する度に反転する。すなわち、クロック信号が発生する度にLとHの間で交互に切り替わる。S1信号は、リセットが解除されるまで反転を繰り返し、リセットが解除されると、すなわちリセット信号がHに切り替わると反転を停止する。すなわち、リセット解除後は、リセット信号がHに切り替わる直前の状態のS1信号が出力され続ける。
例えば、図18に示す1回目の電源オン時には、リセット解除時にS1信号がLの状態にあるので、これ以後のS1信号の状態はLとなる。一方2回目の電源オン時には、リセット解除時にS1信号がHの状態にあるので、これ以後のS1信号の状態はHとなる。
クロック信号の周期は、リセット信号の周期と非同期であり、かつリセット信号の周期に比べて小さい。このため、電源オンからリセット解除までにカウントされるクロック信号の数は毎回一定にはならない。そこで、このように、電源オンからリセット解除までにカウントされるクロック信号の数に応じてS1信号の状態を決定することにより、S1信号の状態をランダムに決定することができる。
なお、第5の実施の形態にかかる情報処理装置20のこれ以外の構成および動作は、第1の実施の形態にかかる情報処理装置10の構成および動作と同様である。すなわち、上述のようにしてランダムに決定されたS1信号の状態に応じて、図4に示すステップS104以降の処理にしたがいアクセスすべきROMが決定される。
このように、第5の実施の形態にかかる情報処理装置20においては、S1信号をランダムに発生させることができる。これにより、例えば、ROM−A102に異常が発生しているときに、ROM−A102にアクセスし起動に失敗した場合には、何度か電源オンオフを繰り返すことにより、アクセス先をROM−B104に切り替えることができるので、ROM−B104が正常であれば正常に起動を完了することができる。すなわち、従来のように、ユーザによるBIOS−ROMの選択や、ボードの交換などの煩雑な処理を行うことなくリカバリーを行うことができる。
(第6の実施の形態)
図19は、第6の実施の形態にかかる情報処理装置22の基本的な構成を示すブロック図である。情報処理装置22は、第5の実施の形態にかかる情報処理装置20と同様にランダム制御部160を備えている。さらに、第2の実施の形態にかかる情報処理装置12と同様に、CPU130は、ROMを指定すべくCS信号の他、S2信号およびS3信号を出力する。ランダム制御部160は、S2信号およびS3信号にしたがいS1信号を出力する。
図19は、第6の実施の形態にかかる情報処理装置22の基本的な構成を示すブロック図である。情報処理装置22は、第5の実施の形態にかかる情報処理装置20と同様にランダム制御部160を備えている。さらに、第2の実施の形態にかかる情報処理装置12と同様に、CPU130は、ROMを指定すべくCS信号の他、S2信号およびS3信号を出力する。ランダム制御部160は、S2信号およびS3信号にしたがいS1信号を出力する。
図20は、ランダム制御部160の詳細な構成を示すブロック図である。ランダム制御部160は、第5の実施の形態にかかるランダム制御部150と同様に、反転回路162と、FF回路164とを有している。本実施の形態にかかるランダム制御部160は、これに加えてFF回路166と、選択部168と、2つのPD170,172とを有している。FF回路166は、S3信号の状態にしたがいS2信号を反転させる。選択部168は、S4信号およびS5信号に基づいて、出力すべきS1信号の状態を決定する。
なお、本実施の形態にかかるランダム制御部160においても、第2の実施の形態において図8を参照しつつ説明したのと同様に、S5信号にしたがいS1信号の状態が決定される。このように、本実施の形態においては、リセット解除のタイミングに応じてS4信号の状態が決定される点以外は、第2の実施の形態にかかる情報処理装置12と同様である。すなわち、CPU130から「10」または「11」のS2信号が出力された場合には、それぞれLまたはHのS1信号を出力する。また、CPU130から「0X」のS2信号が出力された場合には、S4信号がS1信号として出力される。
なお、第6の実施の形態にかかる情報処理装置22のこれ以外の構成および動作は、他の実施の形態にかかる情報処理装置の構成および動作と同様である。
第6の実施の形態にかかる変更例としては、S1信号の状態をランダムに決定する構成においても、図12および図13を参照しつつ説明したように異常判定処理を行ってもよい。また、図15を参照しつつ説明したように、情報のコピーを行ってもよい。
10,12,14,16,20,22 情報処理装置
100,130,134,136 CPU
102 ROM−A
104 ROM−B
106 RAM
110 ローカルバス
120 選択部
122,132 制御部
124,126,134,136,152 反転回路
128,138,140 FF回路
142 選択部
150,160 ランダム回路
154,164,166 FF回路
168 選択部
100,130,134,136 CPU
102 ROM−A
104 ROM−B
106 RAM
110 ローカルバス
120 選択部
122,132 制御部
124,126,134,136,152 反転回路
128,138,140 FF回路
142 選択部
150,160 ランダム回路
154,164,166 FF回路
168 選択部
Claims (11)
- 複数の不揮発性メモリを備えた情報処理装置であって、
前記不揮発性メモリにアクセスするアクセス手段と、
当該情報処理装置の直前の起動時に前記アクセス手段によりアクセスされた前記不揮発性メモリに基づいて、次回の起動時にアクセスすべき前記不揮発性メモリを選択する選択手段と
を備え、
前記アクセス手段は、前記選択手段により選択された前記不揮発性メモリにアクセスすることを特徴とする情報処理装置。 - 前記選択手段は、前記直前の起動時に選択された前記不揮発性メモリ以外の前記不揮発性メモリを選択することを特徴とする請求項1に記載の情報処理装置。
- 当該情報処理装置の電源電圧が立ち上がる毎に反転する選択信号を出力する信号出力手段をさらに備え、
前記選択手段は、前記選択信号に基づいて前記不揮発性メモリを選択することを特徴とする請求項2に記載の情報処理装置。 - 前記アクセス手段がアクセスしている前記不揮発性メモリ以外の不揮発性メモリが正常に動作しているか否かを判定する判定手段をさらに備え、
前記選択手段は、正常に動作していないと判定された前記不揮発性メモリ以外の前記不揮発性メモリを、次回の起動時にアクセスすべき不揮発性メモリとして選択することを特徴とする請求項1から3のいずれか一項に記載の情報処理装置。 - 正常に動作していないと判定された前記不揮発性メモリに、当該不揮発性メモリ以外の不揮発性メモリに格納されている情報を格納する格納手段をさらに備えたことを特徴とする請求項4に記載の情報処理装置。
- 複数の不揮発性メモリを備えた情報処理装置であって、
当該情報処理装置の次回の起動時に利用すべき不揮発性メモリを、前記複数の不揮発性メモリの中からランダムに選択する選択手段と、
前記選択手段により選択された前記不揮発性メモリにアクセスするアクセス手段と
を備えたことを特徴とする情報処理装置。 - 当該情報処理装置の電源がオンされると時間をカウントするクロック手段と、
前記クロック手段によるカウント毎に異なる選択信号を出力する信号出力手段と
をさらに備え、
前記選択手段は、前記信号出力手段により出力された前記選択信号に基づいて、前記不揮発性メモリを選択することを特徴とする請求項6に記載の情報処理装置。 - 前記アクセス手段がアクセスしている前記不揮発性メモリ以外の不揮発性メモリが正常に動作しているか否かを判定する判定手段をさらに備え、
前記選択手段は、正常に動作していないと判定された前記不揮発性メモリ以外の前記不揮発性メモリを次回の起動時にアクセスすべき不揮発性メモリとして選択することを特徴とする請求項6または7に記載の情報処理装置。 - 正常に動作していないと判定された前記不揮発性メモリに、当該不揮発性メモリ以外の不揮発性メモリに格納されている情報を格納する格納手段をさらに備えたことを特徴とする請求項4に記載の情報処理装置。
- 複数の不揮発性メモリを備えた情報処理装置における情報処理方法であって、
当該情報処理装置の直前の起動時に前記不揮発性メモリにアクセスする第1アクセスステップと、
当該情報処理装置の直前の起動時にアクセスされた前記不揮発性メモリに基づいて、次回の起動時にアクセスすべき前記不揮発性メモリを選択する選択ステップと、
前記選択ステップにおいて選択された前記不揮発性メモリにアクセスする第2アクセスステップと
を有することを特徴とする情報処理方法。 - 複数の不揮発性メモリを備えた情報処理装置における情報処理方法であって、
当該情報処理装置の次回の起動時に利用すべき不揮発性メモリを、前記複数の不揮発性メモリの中からランダムに選択する選択ステップと、
前記選択ステップにおいて選択された前記不揮発性メモリにアクセスするアクセスステップと
を有することを特徴とする情報処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006299472A JP2008117148A (ja) | 2006-11-02 | 2006-11-02 | 情報処理装置および情報処理方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2006299472A JP2008117148A (ja) | 2006-11-02 | 2006-11-02 | 情報処理装置および情報処理方法 |
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ID=39503014
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Application Number | Title | Priority Date | Filing Date |
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JP2006299472A Pending JP2008117148A (ja) | 2006-11-02 | 2006-11-02 | 情報処理装置および情報処理方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2008117148A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9471435B2 (en) | 2012-01-05 | 2016-10-18 | Mitsubishi Electric Corporation | Information processing device, information processing method, and computer program |
JP2020057304A (ja) * | 2018-10-04 | 2020-04-09 | キヤノン株式会社 | 情報処理装置、その制御方法、プログラム、及び画像形成装置 |
-
2006
- 2006-11-02 JP JP2006299472A patent/JP2008117148A/ja active Pending
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JP7330681B2 (ja) | 2018-10-04 | 2023-08-22 | キヤノン株式会社 | 情報処理装置、その制御方法、プログラム、及び画像形成装置 |
US11822928B2 (en) | 2018-10-04 | 2023-11-21 | Canon Kabushiki Kaisha | Information processing apparatus, method of controlling same, storage medium, and image forming apparatus |
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