JP2009110450A - 大規模集積回路装置 - Google Patents

Abstract

【課題】大規模集積回路装置において、少ない回路規模の追加で既存回路との後方互換性を保ったまま新規機能を実現し、しかも既存回路との互換動作モードと新規動作モードとの切り替えに起因する動作不良を防止する。
【解決手段】大規模集積回路装置（ＬＳＩ）１００内に、それぞれ独立して信号処理動作を行う複数の回路ブロックＡ〜Ｃを構成するとともに、該回路ブロックＡを、既存ゲーム機との互換性を持つ互換回路とし、該回路ブロックＢおよびＣを、該既存ゲーム機にはない新規機能を実現する新規回路とし、該回路ブロックＡ〜Ｃの何れかひとつを選択するためのブロック選択信号１０７〜１０９、および自己の動作停止のための信号を出力するシステム設定回路１０２を該ＬＳＩ内に搭載し、該システム制御回路１０２を、ＣＰＵ１０１などの制御回路により制御するようにした。
【選択図】図１

Description

本発明は、大規模集積回路装置（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒｅｔｅｄ Ｃｉｒｃｕｉｔ）に関し、特に、既存の回路構成をそのまま生かしつつ該既存回路の機能拡張や不具合修正を行うのための回路を追加した大規模集積回路装置に関するものである。

従来より、既存デバイスを拡張した新規デバイスを設計する場合において、既存デバイスの機能を保ちつつ新規機能をどのように実現するかが課題となっていた。

例えば、互換性が重要視されるゲーム機の分野においては、新規版ゲーム機に既存版ゲーム機に対する後方互換性を持たせたものがある。

例えば、あるゲーム機Ａでは、新規版ゲーム機Ａに既存版ゲーム機Ａに対する後方互換性を持たせるために、該既存版ゲーム機ＡのＬＳＩチップを該新規版ゲーム機Ａのシステムにそのまま組み込んでいる。また、他のゲーム機Ｂでは、新規版ゲーム機Ｂに既存版ゲーム機Ｂに対する後方互換性を持たせるために、新規版ゲーム機Ｂ上で、既存版ゲーム機Ｂのソフトウェアエミュレートを行うようにしている。従来のゲーム機などでは、このような方法で互換性を確保しながら、新規機能を追加してきた。

しかし、既存版ゲーム機のチップをそのままシステム上に載せるゲーム機Ａ方式では、２つのチップ、つまり、既存版ゲーム機の機能を実現する旧チップと、新規版ゲーム機の機能を実現する新チップとを基板上に実装するために、システム全体のコストが増大するという問題がある。また、新規版ゲーム機で既存版ゲーム機をエミュレートするゲーム機Ｂ方式では、動作しないソフトウェアが出てくるなど後方互換性が１００％実現できないという問題があった。

ところで、特許文献１には、複数の機能ブロックを１つのＬＳＩチップに集積し、外部端子によって特定の機能ブロックのみを有効とすることにより、ＬＳＩの機能を変更するものが開示されている。

具体的には、この文献に開示のＬＳＩは、１つのゲートアレイ内に複数の回路ブロックを構成し、外部からモード設定端子に与えられるモード設定信号に基づいて、該複数のブロックのうちのいずれか１つを動作状態に設定するとともに、該動作状態に設定された回路ブロックと外部接続用端子とをデータ転送可能に接続するようにしたものである。

このような構成のＬＳＩでは、例えば、１つのＬＳＩに、既存ＬＳＩとの互換性を持つ互換回路を第１の回路ブロックとして、また、既存ＬＳＩの機能に新規機能を追加してなる新規回路を第２の回路ブロックとして搭載し、これらの回路を外部端子によって切り替えるようにすることで、１つのＬＳＩで、既存ＬＳＩとの互換性を持つ互換ＬＳＩと、既存ＬＳＩとの互換性を持たない新規ＬＳＩとを実現することができる。ここで、互換用ＬＳＩは、外部端子による設定により、第１の回路ブロックのみ動作可能としたものであり、新規用ＬＳＩは、外部端子による設定により、第２の回路ブロックのみ動作可能としたものである。
特開平７−７８８７６号公報

上述したように、上記特許文献１に記載のＬＳＩの構成では、１つのＬＳＩに複数の機能を持たせることが可能であるが、後方互換性を持つ新規デバイスは、互換用ＬＳＩと新規用ＬＳＩの２つのＬＳＩを基板上に実装してどちらか一方を使う構成とする必要がある。このため、結局は、上記特許文献１に記載のＬＳＩの構成を用いても、上述のゲーム機Ａ方式と同じで、システム全体のコストが増大するという問題があった。

また、特許文献１に記載のＬＳＩでは、ＬＳＩチップの汎用端子を使うなどして、動的にモード設定端子へのモード設定信号を切り替えることで、１つのＬＳＩで、基板上に実装した互換回路と新規回路の両方を動的に切り替えて動作させるように工夫することも可能である。

例えば、上記特許文献１に記載のゲートアレイが、ゲーム機を実現するＬＳＩである場合について以下の構成が考えられる。新規ゲーム機を実現するＬＳＩチップでは、既存ゲーム機に対応するソフトウエアが新規ゲーム機に装着されたときは、既存ゲーム機との互換性を持つ第１の回路ブロックが動作するとともに、該第１の回路ブロック以外の回路ブロックが非動作状態となるようモード設定端子にモード設定信号を出力する。一方、上記新規ゲーム機を実現するＬＳＩチップでは、新規ゲーム機に対応するソフトウエアが新規ゲーム機に装着されたときは、新規回路を実現する第２の回路ブロックが動作し、該第２の回路ブロック以外の回路ブロックが非動作状態となるようモード設定端子にモード設定信号を出力する。

しかしながら、何とかして上記のように１つのＬＳＩで、互換回路と新規回路のいずれをも動作させることができるようにできたとしても、ＬＳＩの中で互換回路と新規回路とが全く独立した回路ブロックとして構成されることとなり、このためＬＳＩの回路規模が増大するという問題がある。しかも、前記汎用端子からの出力信号を誤って変更してしまうことで思わぬ動作不良を起こすという課題が残る。

本発明は、上記のような課題に鑑みてなされたもので、少ない回路規模の追加で、既存回路との後方互換性を保ったまま新規機能を実現することができ、しかも既存回路との互換動作モードと新規動作モードとの切り替えに起因する動作不良を防止できる大規模集積回路装置を提供することを目的とする。

本発明に係る大規模集積回路装置は、それぞれ独立して信号処理動作を行う複数の機能ブロックと、該複数の機能ブロックの中の何れかひとつを選択するための第１の制御信号を生成する選択制御回路とを備え、該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、該選択制御回路は、他の制御回路からの命令により、該第１の制御信号および該第２の制御信号を生成するものであり、そのことにより上記目的が達成される。

本発明は、上記大規模集積回路装置において、前記他の制御回路としての中央演算処理装置と、該中央演算処理装置と前記選択制御回路とを接続するバスシステムとを有することが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックは、前記バスシステムを介して前記選択制御回路および前記中央演算装置と接続されている回路ブロックであることが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性を有する互換回路を実現する回路ブロックであることが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性のない新規回路を実現する回路ブロックであることが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックの１つは、既存の大規模集積回路装置と共通する回路機能を実現する回路ブロックであることが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックの１つは、既存の大規模集積回路装置における特定の機能ブロックの既知の回路不具合を修正した不具合修正回路であり、前記選択制御回路は、前記既存の大規模集積回路装置における回路不具合をそのまま含む回路構成と、該回路不具合を修正した回路構成との間で、本大規模集積回路装置の回路構成を切り替えるための制御信号を生成することが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックの他の１つは、前記回路不具合を含む特定の機能ブロックと同一の回路構成を有する不具合非修正回路であり、前記選択制御回路は、該不具合非修正回路と前記不具合修正回路のいずれかを選択する制御信号を生成することが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックの１つは、既存の大規模集積回路装置における特定の回路機能を拡張するための機能拡張回路であり、前記選択制御回路は、該特定の回路機能をそのまま使用するか、該特定の回路機能を拡張した拡張機能を使用するかを選択するための制御信号を生成することが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックの他の１つは、前記特定の回路機能と同一の回路構成を有する既存回路であり、前記選択制御回路は、該既存回路と前記機能拡張回路のいずれかを選択する制御信号を生成することが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックのうちの１つは、既存の大規模集積回路装置における特定回路とは独立した信号処理動作を行う独立機能回路であり、前記選択制御回路は、該独立機能回路を動作させるか動作させないかを選択するための選択制御信号を生成することが好ましい。

本発明は、上記大規模集積回路装置において、前記複数の機能ブロックのうちの他の１つは、既存の大規模集積回路装置における特定回路と同一の回路構成を有する既存回路であり、前記選択制御回路は、該既存回路と前記独立機能回路のいずれかを選択する制御信号を生成することが好ましい。

本発明に係る大規模集積回路装置は、信号処理動作を行う少なくとも１つの機能ブロックと、該機能ブロックに供給するシステムクロックを生成するクロック生成回路と、該生成されたシステムクロックの周波数を複数の周波数のうちから選択するための第１の制御信号を生成する選択制御回路とを備え、該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、該選択制御回路は、他の制御回路からの命令により、該第１の制御信号および該第２の制御信号を生成するものであり、そのことにより上記目的が達成される。

本発明は、上記大規模集積回路装置において、前記機能ブロックは、入力されるシステムクロックの周波数によって、既存回路と同じ動作速度での動作と、該既存回路の動作速度より速い動作速度での動作とが切り替えられる回路ブロックであることが好ましい。

以下、本発明の作用について説明する。

本発明においては、大規模集積回路装置（ＬＳＩシステム）内に、それぞれ独立して信号処理動作を行う複数の機能ブロックと、該複数の機能ブロックの中の何れかひとつを選択するための第１の制御信号を生成する選択制御回路とを構成し、該選択制御回路を、自らの回路を動作停止させる第２の制御信号を生成する構成としたから、システムが互換モードで動作する必要があると認識した場合には、各種機能ブロックを既存の互換機能と同じ機能を持つように前記選択制御回路を設定し、その後前記制御回路自身を動作停止させることで、誤って完全互換状態から他の状態に遷移することを防ぐことができる。またシステムが新規モードで動作する必要があると認識した場合には各種機能ブロックを新規機能が使えるように前記選択制御回路を設定し、その後必要に応じて前記制御回路自身を動作停止させることで、誤って各種機能ブロックの機能を変更してしまうことを防ぐことができる。

また、上記選択制御回路は、ＣＰＵなどソフトウェアが動作する制御回路から設定を変更できるため、ＬＳＩシステムが起動してから、例えばＤＶＤドライブ装置に挿入されたメディアが旧ゲーム機用のゲームソフトなのか新規ゲーム機用のゲームソフトなのかを見極めた上でＬＳＩの回路状態を変更できるというメリットがある。

また、本発明では、互換回路と新規回路を全く独立して実装する必要はなく、旧ゲーム機でも新規ゲーム機でも同様の機能を有する回路（例えばＤＶＤドライブ装置用のインターフェース回路やＴＶ出力用回路など）は共有することができる。

さらに、本発明では、旧ゲーム機と新規ゲーム機で全く同じでは無いがほとんど同じ機能を持つ回路（例えば旧ゲーム機に対して新規ゲーム機ではキー入力端子が２本増えたといった小規模な拡張が行われた回路など）は、拡張された回路だけを旧回路に加えるだけで旧回路の多くの部分を共有でき、その結果、全く独立して互換回路と新規回路を持つ場合に比べて小規模な回路追加で新規ゲーム機を実現できる。

以上のように本発明によれば、少ない回路規模で既存回路との互換性を持たせたまま新規機能を追加することを容易とし、しかも既存回路との互換動作モードと新規動作モードとの切り替えに起因する動作不良を防止できる大規模集積回路装置を提供することができる。

以下に、本発明の実施形態について説明する。

（実施形態１）
図１は本発明の実施形態１による大規模集積回路装置を説明するブロック図である。

図１に示す本実施形態１の大規模集積回路装置１００は、中央演算処理装置（以下ＣＰＵという。）等の制御回路１０１と、システム設定回路１０２と、各種回路ブロックＡ１０３、Ｂ１０４、Ｃ１０５、及びそれらを接続するバスシステム１０６とを有している。

ここで、該システム設定回路１０２は、回路ブロックＡ〜Ｃの何れかひとつを選択するためのブロック選択信号１０７、１０８、１０９を出力し、また、このシステム設定回路１０２は、自身の回路機能を無効とする（つまり、自信の回路を動作停止する）ための選択信号１１０をも出力するものである。

上記ＣＰＵ１０１は、バスシステム１０６を介してシステム設定回路１０２に対して、上記各選択信号に対する２種類の指令を出力するものである。ＣＰＵ１０１からの一つ目の指令（第１の指令）は、回路ブロックＡ〜Ｃの何れかひとつだけを有効とし、残りの２つのブロックを無効とする指令である。該システム設定回路１０２は、この第１の指令を受けると、上記選択信号１０７、１０８、および１０９の何れかひとつの選択信号をイネーブル状態とし、残りの２つの信号をディセーブル状態とする。

また、上記回路ブロックＡ〜Ｃは、それぞれ選択信号１０７〜１０９に応じて動作するものであり、例えば回路ブロックＡは選択信号１０７がイネーブル状態である場合は通常の動作実行を行い、該選択信号１０７がディセーブル状態である場合は回路ブロックＡは非動作状態に設定される。回路ブロックＢおよびＣもそれぞれ信号１０８、１０９に対して同様の動作を行うものとする。

さらにＣＰＵからの二つ目の指令（第２の指令）は、システム設定回路１０２自身を無効とする指令である。システム設定回路１０２はこの第２の指令を受けると、選択信号１１０を初期状態であるイネーブル状態から変化させ、ディセーブル状態とする。システム設定回路１０２は選択信号１１０に応じて動作するものであり、該選択信号１１０が有効状態を示している場合は動作実行を行い、該選択信号１１０が無効状態を示す場合は、該システム設定回路１０２は非動作状態（動作停止状態）となる。

このような回路の構成によって、大規模集積回路装置１００は、ＣＰＵ１０１を使って動作中に回路ブロックＡ〜Ｃの何れかひとつを選択することができ、また、その設定回路自身をディセーブルとする機能によって、ディセーブルとした以降のブロック選択を不可とし、これによって誤って意図しない回路ブロックが選択されることを防止することが可能となる。

例えば、この実施形態１の大規模集積回路装置１００において、上記回路ブロックＡを、既存ゲーム機との互換性を持つ互換回路とし、上記回路ブロックＢおよびＣを、該既存ゲーム機にはない新規機能を実現する新規回路とすると、この大規模集積回路装置１００を、既存ゲームとの後方互換性を保ちつつ、新規機能を実現可能な新規ゲーム機とすることができる。

以下、本実施形態１の大規模集積回路装置１００について、さらに具体的な例としてバスシステムの一例をより詳細に表した図２を用いて具体的に説明する。

すなわち、図２は、上記バス１０６としてのバスシステムの一例を説明する図であり、このバスシステムを用いて本実施形態の大規模集積回路装置を実現する一例を示している。

このバスシステム１０６は、集中アービタ・集中デコーダシステムにより、マスターブロックとしてのＣＰＵおよびＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）と、スレーブブロックとしての回路ブロックＡ、Ｂ、Ｃ、並びにシステム設定回路１０２とを接続するものである。なお、上記ＤＭＡＣは図１では示していないが、図２では、本実施形態１のＬＳＩのより具体的な構成として、該ＤＭＡＣを示している。

ここで、バスシステム１０６は、ＣＰＵ１０１およびＤＭＡＣ１１１から、上記各回路ブロックＡ〜Ｃおよびシステム設定回路１０２にその制御信号としてのアドレス信号（ＡＤＤＲ信号）および書き込みデータ信号（ＷＤＡＴＡ信号）を供給し、かつこれらの各回路ブロックＡ〜Ｃおよびシステム設定回路１０２から読み出されたデータ信号（ＲＤＡＴＡ信号）を、上記ＣＰＵ１０１およびＤＭＡＣ１１１に供給するものである。

そして、該バスシステム１０６は、上記ＣＰＵ１０１およびＤＭＡＣ１１１からのＡＤＤＲ信号を選択するセレクタ２０２と、上記ＣＰＵ１０１およびＤＭＡＣ１１１からのＷＤＡＴＡ信号を選択するセレクタ２０３と、該各セレクタを制御するアービタ２００とを有しており、各セレクタ２０２および２０３の出力は各回路ブロックＡ〜Ｃおよびシステム設定回路１０２にそれぞれ供給されるようになっている。

また、該バスシステム１０６は、各セレクタ２０２で選択されたＡＤＤＲ信号をデコードして、各回路ブロックＡ〜Ｃおよびシステム設定回路１０２にそれぞれ選択信号ＳＥＬ１〜ＳＥＬ４を出力するデコーダ２０１と、各回路ブロックＡ〜Ｃおよびシステム設定回路１０２から出力された読み出しデータ信号（ＲＤＡＴＡ信号）を、該デコーダ２０１からの信号に基づいて選択するセレクタ２０４とを有している。ここで、デコーダ２０１は、システム設定回路１０２からの２つの指令（第１および第２の指令）に基づいて、上記セレクタ２０４を制御して、回路ブロックＡ〜Ｃおよびシステム設定回路１０２から出力された読み出しデータ信号（ＲＤＡＴＡ信号）の１つを選択するものであり、該選択されたＲＤＡＴＡ信号は上記ＣＰＵおよびＤＭＡＣ１１１に供給されるようになっている。

次に動作について説明する。

複数のマスターブロック（図２ではＣＰＵ１０１およびＤＭＡＣ１１１）から出力されたアドレスや書き込みデータのうちの、一つのマスターブロック（以下、バスマスター回路ともいう。）から出力されたアドレスデータや書き込みデータが、セレクタ２０２や２０３によって選択され、それぞれＡＤＤＲ信号（アドレス信号）やＷＤＡＴＡ信号（書込みデータ信号）として各スレーブブロック（以下、スレーブ回路ともいう。）に伝達される。このとき、いずれのバスマスター回路からの出力が選択されるかはアービタ２００によって決められる。また、図２には示していないが、ＡＤＤＲ信号やＷＤＡＴＡ信号と同様にリードまたはライトを切り替える制御信号などの情報も同じ方法にて、バスマスター回路からスレーブブロックに伝達されるのが一般的である。

ＡＤＤＲ信号は各スレーブブロックへ伝達されると同時にデコーダ回路２０１に伝達され、該デコード回路２０１からは、アドレス信号に応じたスレーブ選択信号ＳＥＬ１〜ＳＥＬ４が出力される。通常はアドレス信号に応じてスレーブ選択信号ＳＥＬ１〜ＳＥＬ４の何れかひとつの選択信号が有効となり、その他の選択信号が無効となる。

図９はＡＤＤＲ信号とＳＥＬ信号（スレーブ選択信号）の対応の一例を示した図である。なお、ここでＡＤＤＲ信号の示すアドレス値は、１６進数表示で表された値である。また、この例ではＡＤＤＲ信号の上位１６ビットが１０００ｈの時には選択信号ＳＥＬ１だけが、２０００ｈの時は選択信号ＳＥＬ２だけが、３０００ｈの時には選択信号ＳＥＬ３だけが、そして４０００ｈの時には選択信号ＳＥＬ４だけが有効となる。選択信号によりセレクトされたスレーブ回路は、ＷＤＡＴＡ信号によりデータを書き込む、またはＲＤＡＴＡ信号として読み出しデータを出力するといった処理を行う。

最後にセレクタ２０４によって上記複数のスレーブ回路のうちの有効なスレーブ回路の出力が選択され、ＲＤＡＴＡ信号としてマスター側に伝達される。

このようなバスシステムの一例において、システム設定回路１０２は、下記２種類の制御信号をデコーダ回路２０１に出力することによって、本実施形態１の新規ＬＳＩを実現することができる。

一つ目の制御信号（第１の制御信号）ＣＴＲＬ１［１：０］は、回路ブロックＡ〜Ｃのひとつを選択するための信号で、デコーダ２０１からの出力信号である選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３のうちひとつのＳＥＬ信号だけをイネーブルとし、残りの２つのＳＥＬ信号を強制的にディセーブルとするものである。

具体例として、ＣＴＲＬ１［１：０］信号とＳＥＬ１〜３信号の関係を図７で示す。ここで、ＣＴＲＬ１［１：０］は２ビットの信号であり、ＣＴＲＬ１［０］はその１ビット目の値、ＣＴＲＬ１［１］はその２ビット目の値であり、それぞれ２進数表示で表された値である。ＣＴＲＬ１［１：０］＝００ｂの場合はＳＥＬ１信号が、ＣＴＲＬ１［１：０］＝０１ｂの場合はＳＥＬ２信号が、そしてＣＴＲＬ１［１：０］＝１０ｂの場合はＳＥＬ３信号がイネーブルとなり、それぞれの場合に残りの２つのＳＥＬ信号は強制的にディセーブルとされる。イネーブルとなったひとつのＳＥＬ信号については、ＡＤＤＲ信号により選択された場合はそのまま有効とし、ディセーブルとなった残りの２つのＳＥＬ信号については、ＡＤＤＲ信号により選択されたとしてもＳＥＬ信号を無効とすることで回路ブロックが選択されないようにすることができる。

具体例として図１０に、ＡＤＤＲ信号、ＣＴＲＬ１［１：０］信号、およびＣＴＲＬ２信号とＳＥＬ１〜４信号との関係の一例を示す。

ＳＥＬ１信号が有効となるのは、ＡＤＤＲ信号の上位１６ビットが１０００ｈでかつＣＴＲＬ１［１：０］が００ｂの時のみである。同様にＳＥＬ２信号が有効となるのは、ＡＤＤＲ信号の上位１６ビットが２０００ｈでかつＣＴＲＬ１［１：０］が０１ｂの時、ＳＥＬ３信号が有効となるのはＡＤＤＲ信号の上位１６ビットが３０００ｈでかつＣＴＲＬ１［１：０］が１０ｂの時のみである。

二つ目の制御信号（第２の制御信号）ＣＴＲＬ２は、システム設定回路用のＳＥＬ４信号をイネーブルとするかディセーブルとするかを選択する信号である。

具体例が図８に示されているが、ＣＴＲＬ２信号が０ｂの時にはＳＥＬ４信号はイネーブルを示し、ＣＴＲＬ２信号が１ｂの時にはＳＥＬ４信号は強制ディセーブルを示す。ＣＴＲＬ２信号がディセーブルを示している時は、ＡＤＤＲ信号がＳＥＬ４信号を選択する場合であっても強制的にＳＥＬ４信号は無効とされる。

具体的には図１０で示すように、ＡＤＤＲ信号の上位１６ビットが４０００ｈを示している場合でかつＣＴＲＬ２信号が０ｂ（イネーブル）である時のみＳＥＬ４信号は有効となる。

システム設定回路１０２は、例えば、図１３に示すようなレジスタを持つ。この例ではメモリのアドレス４０００＿００００ｈ番地に８ビット幅のレジスタを持ち、０ビット目がＣＴＲＬ１［０］信号、１ビット目がＣＴＲＬ１［１］信号、２ビット目がＣＴＲＬ２信号を制御するためのフラグである。これら制御信号を制御するのは、ＣＰＵ等のマスターブロックからメモリのアドレス４０００＿００００ｈ番地に対してデータを書き込むことで行う。

例えばＣＰＵ１０１からメモリのアドレス４０００＿００００ｈ番地に００００＿００１０ｂを書き込むと、ＣＴＲＬ１［１：０］信号は１０ｂ（ＳＥＬ３をイネーブル）、ＣＴＲＬ２信号は０ｂ（ＳＥＬ４をイネーブル）に設定される。この時のメモリマップの様子を図１１に示す。

ＣＴＲＬ１［１：０］信号が１０ｂであるので、回路ブロックＡと回路ブロックＢはアドレスの値に関わらず無効となり、回路ブロックＣはイネーブルとなる。またＣＴＲＬ２信号は０ｂであるからシステム設定回路１０２はイネーブルである。したがってＣＰＵ等のマスターブロックからアクセスできる回路ブロックはこの時点で回路ブロックＣとシステム設定回路１０２のみとなる。その後、マスターブロックからメモリのアドレス４０００＿００００ｈ番地に００００＿０１１０ｂを書き込むと、ＣＴＲＬ２信号が１ｂになるため、図１２のようにシステム設定回路１０２がディセーブル状態に変化する。一度、システム設定回路１０２がディセーブル状態になると、ＣＰＵ等のマスターブロックからメモリのアドレス４０００＿００００ｈ番地のレジスタに対するアクセスが全て無効となるため、それ以降は図１２の状態からイネーブル／ディセーブルの設定を変更することができない。このように、ＣＴＲＬ２信号によってシステム設定回路自身を無効とし、回路ブロックＡ〜Ｃの制御信号ＣＴＲＬ１［１：０］が意図せず変更されることを防止することができる。

このように本実施形態１では、大規模集積回路装置（ＬＳＩチップ）１００内に、それぞれ独立して信号処理動作を行う複数の回路ブロックＡ１０３、Ｂ１０４、Ｃ１０５を構成するとともに、該回路ブロックＡ〜Ｃの何れかひとつを選択するためのブロック選択信号（第１の制御信号）１０７、１０８、１０９を出力するシステム設定回路１０２を該ＬＳＩ内に搭載し、該システム設定回路１０２と各回路ブロックとをバスシステム１０６により相互に接続し、システム制御回路１０２を、これに該バスシステム１０６を介して接続されたＣＰＵ１０１などの制御回路により制御するようにしたので、ＬＳＩの回路動作中にＣＰＵからの指令により複数の回路ブロックの中からあるひとつの回路ブロックを有効として選択することができる。つまり、回路動作が始まってから本ＬＳＩに接続されている周辺機器からの情報を解析してから適切な回路ブロックを選択して実行させることが可能となる。

具体的には、この実施形態１のＬＳＩ１００における回路ブロックＡを、既存ゲーム機との互換性を持つ互換回路とし、該ＬＳＩ１００における回路ブロックＢおよびＣを、該既存ゲーム機にはない新規機能を実現する新規回路とすることにより、この実施形態１のＬＳＩ１００を、少ない回路構成の追加で既存ゲーム機との互換性を持った新規ゲーム機を実現するＬＳＩとすることができる。

さらに、該システム設定回路１０２を、ＣＰＵなどの制御回路からの命令により、自身の回路機能を無効とするための選択信号（第２の制御信号）１１０をも出力する構成としたので、このようなシステム設定回路自身をディセーブルとする機能によって、ディセーブルとした以降のブロック選択を不可とし、これによって、ＬＳＩの動作中に誤って意図しない回路ブロックが選択されることを防止することが可能となる。

つまり、システム設定回路自身を無効とすることができるため、無効とした後の各種選択信号の変更を不可とすることができ、結果として不用意に機能を変更させられてしまうリスクがない。

またもうひとつ、後方互換性を維持する場合においては前世代の集積回路がこのシステム設定回路のシステムを持っていなかった場合、システム設定回路自身がバス上に見えていること自体が互換性にとって問題であるので、互換性のモードに移行する前にシステム設定回路自身を無効としてバス上からアクセス不可とすることで完全な後方互換性を維持できる。

このように、本実施形態１では、図１で示したように回路動作中に複数の回路ブロックの中からあるひとつの回路ブロックを有効として選択することができるので、回路動作が始まってから集積回路に接続されている周辺機器からの情報を解析してから適切な回路ブロックを選択して実行させることが可能となる。
（実施形態２）
図３は本実施形態２による大規模集積回路装置を説明するブロック図である。

図３に示す実施形態２の大規模集積回路装置（以下、ＬＳＩともいう。）１００ａは、ＣＰＵ等の制御回路１０１ａと、システム設定回路１０２ａと、前世代の大規模集積回路装置にて回路不具合部Ｅ３０１を持つことが判明している回路ブロックＤ３００と、それらを接続するバスシステム１０６とを有している。ここで、該回路ブロックＤ３００は、該回路不具合部Ｅ３０１に加えて、該回路ブロックＤ３００の元々の回路動作に影響を与えないように回路不具合部Ｅの不具合部分を修正して得られた不具合修正回路部Ｅ’３０２と、該回路不具合部Ｅ３０１の出力と不具合修正回路部Ｅ’３０２の出力の一方を選択するセレクタ３０３とを有している。ここで、上記システム設定回路１０２ａは、上記ＣＰＵ１０１ａからの指令に基づいて、不具合回路部Ｅ３０１か不具合修正回路部Ｅ’３０２のどちらか一方を選択するための回路選択信号３０３ａを上記セレクタ３０３に出力するとともに、自分自身の回路を無効とするための選択信号１１０をも出力する構成となっている。。

上記ＣＰＵ１０１ａはバス１０６を介してシステム設定回路１０２ａに対して、各信号３０３および１１０に対する２種類の指令を出すものである。

ここで、一つ目の指令（第１の指令）は、回路ブロックＤ３００内の不具合回路部Ｅ３０１か不具合修正回路部Ｅ´３０２のどちらか一方だけを選択する指令である。この第１の指令を受けると、システム設定回路１０２ａは回路選択信号３０３を不具合修正有効、もしくは無効の状態に変化させる。

回路ブロックＤ３００は、回路選択信号３０３の状態に基づき、不具合回路部Ｅ３０１か不具合修正回路部Ｅ’３０２のどちらか一方だけを有効とし、もう一方を無効とする。

さらにＣＰＵ１０１ａからの二つ目の指令（第２の指令）は、システム設定回路１０２ａ自身を無効とするものである。これは上記図１、図２に示す実施形態１で説明したものと同様の機能を持つ指令である。

また、ここで、不具合回路部Ｅ３０１は、前世代（既存）ＬＳＩの不具合を持つ回路であり、前世代（既存）ＬＳＩとの互換性を持つものである。また、不具合修正回路部Ｅ´３０２は、前世代（既存）ＬＳＩの不具合を持つ回路３０１の不具合を修正した回路である。また、回路ブロックＤ３００は、上記不具合回路部Ｅ３０１および不具合修正回路部Ｅ´３０２に加えて、前世代（既存）ＬＳＩと新世代（新規）ＬＳＩとで共通する回路（図示せず）を有している。なお、本実施形態２のＬＳＩ１００ａは、上記回路ブロックＤ３００の他に、前世代（既存）ＬＳＩと新世代（新規）ＬＳＩとで共通する回路を有するものでもよい。

次に作用効果について説明する。

このような構成の大規模集積回路装置１００ａでは、ＣＰＵ１０１ａを使って、動作中に回路ブロックＤ３００内の不具合回路部３０１をそのまま動作させるか、不具合修正された回路部３０２を使用するかのどちらか一方を選択することができ、また、その設定回路自身を無効とする機能によってその無効後のブロック選択を不可とし、動作中に誤って意図しない回路ブロックが選択されることを防止することが可能となる。

例えば、本実施形態２では、図３で示したように回路動作中に前世代（既存）ＬＳＩの不具合を持つ回路３０１を使用するか、不具合を修正した回路３０２を使用するかをＣＰＵにて判断し、該ＣＰＵ１０１ａは、不具合回路部Ｅ３０１か不具合修正回路部Ｅ’３０２のどちらか一方を選択するための指令を上記システム設定回路１０２ａに出力する。すると、上記システム設定回路１０２ａは、該指令に基づいて回路選択信号３０３ａを上記セレクタ３０３に出力する。該セレクタ３０３では、上記不具合回路部Ｅ３０１か不具合修正回路部Ｅ’３０２の一方の出力が選択される。

さらに、ＣＰＵ１０１ａは、このような選択動作が行われた後、システム設定回路１０２ａに該回路自身を無効とするための選択信号１１０を出力する。すると、該システム設定回路１０２ａは、自己の回路が無効となるようその動作モードを設定する。この設定後は、上記不具合回路部Ｅ３０１の出力と不具合修正回路部Ｅ’３０２の出力との選択は不可能となる。

つまり、この実施形態２のＬＳＩ１００ａでは、前世代ＬＳＩと互換性を持った機器として動作する必要がある場合には、前世代ＬＳＩにおける不具合を持った回路３０１をそのまま使用し、新世代（新規）ＬＳＩとして動作する場合は、利便性を良くするために不具合を修正した回路３０２を選択するといった柔軟性を持たせることができる。

この結果、実施形態２においても、少ない回路構成の追加で既存ゲーム機との互換性を持った新規ゲーム機を実現するＬＳＩを得ることができる。

さらに、該システム設定回路１０２ａを、ＣＰＵなどの制御回路からの命令により、自身の回路機能を無効とするための選択信号１１０をも出力する構成としたので、ＬＳＩの動作中に誤って、不具合回路部と不具合修正回路部のうちの意図しない回路部が選択されることを防止することが可能となる。

このようにこの実施形態２では、図３に示したように、回路動作中に前世代の不具合を持つ回路を使用するか、不具合を修正した回路を使用するかを選択することができる。この機能により、集積回路が前世代と互換性を持った機器として動作する必要がある場合には前世代の不具合を持った回路をそのまま使用し、新世代の回路として動作する場合は利便性を良くするために不具合を修正した回路を選択するといった柔軟性を持たせることができる。
（実施形態３）
図４は本発明の実施形態３による大規模集積回路装置を説明するブロック図である。

この図４に示す実施形態３の大規模集積回路装置１００ｂは、ＣＰＵ等の制御回路１０１ｂと、システム設定回路１０２ｂと、回路ブロックＧ４００と、それらを接続するバスシステム１０６とを有している。

ここで、該システム設定回路１０２ｂは、ＣＰＵ１０１ｂからの指令に基づいて、機能拡張回路部Ｈ’４０２を有効とするかどうかを選択するための回路選択信号４０３ｂを出力するとともに、自分自身の回路を無効とするための選択信号１１０をも出力する構成となっている。また、上記回路ブロックＧ４００は、前世代の大規模集積回路装置（既存ＬＳＩ）と互換性のある既存回路部Ｈ４０１と、既存ＬＳＩの回路に対して悪影響を及ぼさないように機能拡張した回路部Ｈ’４０２と、上記機能拡張回路部Ｈ’４０２とバス１０６との接続を制御するＡＮＤ回路４０３とを有しており、該ＡＮＤ回路４０３は、回路選択信号４０３ｂに基づいて、上記機能拡張回路部Ｈ’４０２とバス１０６との接続状態を切り替えるものである。

上記ＣＰＵ１０１ｂはバス１０６を介してシステム設定回路１０２ｂに対して、各信号４０３および１１０に対する２種類の指令を出すものである。

ここで、一つ目の指令（第１の指令）は、回路ブロックＧ４００内の機能拡張回路部Ｈ’４０２を有効とするか無効とするかを選択する指令である。この第１の指令を受けると、システム設定回路１０２ｂは回路選択信号４０３ｂを機能拡張回路有効、もしくは無効の状態に変化させる。

回路ブロックＧ４００では、回路選択信号４０３ｂの状態に基づき、機能拡張回路部Ｈ’４０２を有効とするか無効とするかを決定する。

この実施形態では、バス１０６からの信号を、回路選択信号４０３ｂを入力とするＡＮＤ回路によりマスクすることで、上記の機能拡張回路部Ｈ’４０２を有効とするか無効とするかを決定する構成を実現している。

さらにＣＰＵ１０１ｂからの二つ目の指令（第２の指令）は、システム設定回路１０２ｂ自身を無効とするものである。これは上記図１、図２に示す実施形態で説明したものと同様の機能を持つ命令である。

また、ここで、回路ブロックＧ４００は、上記既存回路部Ｈ４０１および機能拡張回路部Ｈ´４０２に加えて、前世代（既存）ＬＳＩと新世代（新規）ＬＳＩとで共通する回路（図示せず）を有している。なお、本実施形態３のＬＳＩ１００ｂは、上記回路ブロックＧ４３００の他に、前世代（既存）ＬＳＩと新世代（新規）ＬＳＩとで共通する回路を有するものでもよい。

次に作用効果について説明する。

このような構成の大規模集積回路装置１００ｂでは、ＣＰＵ１０１ｂを使って動作中に回路ブロックＧ４００内の機能拡張回路を使用するか否かのどちらか一方を選択することができ、また、その設定回路自身を無効とする機能によって、その無効後の拡張機能の有効無効の選択を不可とし、誤って意図しない回路動作が選択されることを防止することが可能となる。

例えば、本実施形態３では、図４で示したように回路動作中に前世代（既存）ＬＳＩとの互換性を持つ既存回路部４０１を使用するか、新規機能を実現するための機能拡張回路部Ｈ’４０２を該既存回路部４０１とともに使用するかをＣＰＵ１０１ｂにて判断し、該ＣＰＵ１０１ｂからは、その判定結果に応じた指令が上記システム設定回路１０２ｂに出力される。すると、上記システム設定回路１０２ｂは、該指令に基づいて回路選択信号４０３ｂを上記ＡＮＤ回路４０３に出力する。該ＡＮＤ回路４０３により、既存回路部４０１のみの使用と、あるいは該既存回路部４０１および機能各様回路部４０２の両方の使用とが切り替えられる。

さらに、ＣＰＵ１０１ｂは、このような選択動作が行われた後、システム設定回路１０２ｂに該回路自身を無効とするための選択信号１１０を出力する。すると、該システム設定回路１０２ｂは、自己の回路が無効となるようその動作モードを設定する。この設定後は、上記ＡＮＤ回路４０３による使用する回路の切り替えは不可能となる。

つまり、この実施形態３のＬＳＩ１００ａでは、前世代ＬＳＩと互換性を持った機器として動作する必要がある場合には、前世代ＬＳＩとの互換性を持った回路４０１をそのまま使用し、新世代（新規）ＬＳＩとして動作する場合は、新規機能を実現するために、既存回路部４０１と機能拡張回路部４０２の両方が使用される。

この結果、実施形態３においても、少ない回路構成の追加で、例えば、既存ゲーム機との互換性を持った新規ゲーム機を実現するＬＳＩを得ることができる。

さらに、該システム設定回路１０２ｂを、ＣＰＵなどの制御回路からの命令により、自身の回路機能を無効とするための選択信号１１０をも出力する構成としたので、ＬＳＩの動作中に誤って、既存回路部４０１と機能拡張回路部４０２のうちの意図しない回路部が選択されることを防止することが可能となる。

このように本実施形態３では、図４に示したように、互換性維持のため前世代の既存回路をそのまま使用するか機能を拡張して使用するかを選択することが可能である。
（実施形態４）
図５は、本発明の実施形態４による大規模集積回路装置１００ｃを説明するブロック図である。

図５に示す大規模集積回路装置（ＬＳＩ）１００ｃは、ＣＰＵ等の制御回路１０１ｃと、システム設定回路１０２ｃと、クロック生成回路５００と、前世代の大規模集積回路装置（既存ＬＳＩ）と互換性のある既存回路部Ｉ５０７と、それらを接続するバスシステム１０６とを有している。また、このＬＳＩ１００ｃは、所定周波数のクロック５０３を発生するとともに、２つのクロックマスク信号５０１および５０２を生成するクロック生成回路５００と、２つのクロックマスク信号５０１および５０２の一方を選択するセレクタ５０４と、選択されたクロックマスク信号を用いてクロック５０３の周波数を落とすクロックゲート回路５０６とを有し、該クロックゲート回路５０６でクロック５０３の周波数を落として得られたクロックが回路ブロック５０７にシステムクロックとして供給されるようになっている。

ここで、該システム設定回路１０２ｃは、ＣＰＵ１０１ｃからの指令に基づいて、回路ブロックＩ５０７のクロック周波数を選択するための選択信号５０５を出力するとともに、自分自身の回路を無効とするための選択信号１１０をも出力する構成となっている。

また、上記ＣＰＵ１０１ｃは、バス１０６を介してシステム設定回路１０２ｃに対して各信号に対する２種類の指令を出すものである。

ここで、一つ目の指令（第１の指令）は、回路ブロックＩ５０７に供給するシステムクロック周波数を選択する指令である。この第１の指令を受けるとシステム設定回路１０２ｃはクロック選択信号５０５を変化させる。

さらにＣＰＵ１０１からの二つ目の指令（第２の指令）は、システム設定回路１０２ｃ自身を無効とする命令である。これは上記図１、図２で示した実施形態で説明したものと同様の機能を持つ命令である。

次に作用効果について説明する。

このような構成の大規模集積回路１００ｃでは、ＣＰＵ１０１を使って動作中に回路ブロックＩのシステムクロックを変更可能とし、また、その設定回路自身を無効とする機能によって、その無効後のシステムクロック周波数変更を不可とし、誤って意図しない周波数で動作することを防止することが可能となる。

例えば、本実施形態４では、図５で示したように回路動作中に前世代（既存）ＬＳＩとの互換性を持つ回路ブロック５０７を既存ＬＳＩの動作速度で動作させるか、あるいは既存ＬＳＩの動作速度以上の高速で動作させるかをＣＰＵ１０１ｃにて判断し、該ＣＰＵ１０１ｃｂからは、その判定結果に応じた指令が上記システム設定回路１０２ｃに出力される。

このとき、クロック生成回路５００からはシステムクロックの源発振となるクロック５０３と、そのクロックを定期的にゲートすることでクロック周波数を落とすことができるクロックマスク信号５０１と、該クロック周波数を前記５０１とは異なる周波数にマスクするためのクロックマスク信号５０２が出力されている。クロック選択信号５０５によりこれら複数のクロックマスク信号の何れかひとつがセレクタ５０４により選択され、選択されたクロックマスク信号に基づいてクロックゲート回路５０６にてクロック５０３の周波数が落とされる。このようにして回路ブロックＩ５０７に入るシステムクロックを変更することが可能である。

また、本ＬＳＩ１００ｃにて、後方互換性の維持が必要な場合は、クロック生成回路５００からは、クロックマスク信号のうちのひとつは前世代の大規模集積回路装置にて回路ブロックＩに供給されていたシステムクロックに対応するマスク信号を出力するようにする。

さらに、ＣＰＵ１０１ｃは、このような選択動作が行われた後、システム設定回路１０２ｃに該回路自身を無効とするための選択信号１１０を出力する。すると、該システム設定回路１０２ｃは、自己の回路が無効となるようその動作モードを設定する。この設定後は、上記クロック５０３の周波数の変更は不可能となる。

つまり、この実施形態４のＬＳＩ１００ｃでは、前世代ＬＳＩと互換性を持った機器として動作する必要がある場合には、前世代ＬＳＩとの互換性を持った回路ブロック５０７を既存ＬＳＩの動作速度で動作させ、既存ＬＳＩの動作速度以上の高速で動作させる場合は、より高い周波数のクロックを回路ブロック５０７に供給する。

この結果、実施形態４においても、少ない回路構成の追加で、前世代ＬＳＩとの互換性を持った回路ブロック５０７を、既存ＬＳＩの動作速度で動作させたり、既存ＬＳＩの動作速度以上の速度で動作させることができる。

さらには、該システム設定回路１０２ｃを、ＣＰＵなどの制御回路からの命令により、自身の回路機能を無効とするための選択信号１１０をも出力する構成としたので、ＬＳＩの動作中に誤って、回路ブロック５０７に供給されるクロックの周波数が変更されることを防止することが可能となる。

このように本実施形態４によれば図５で示したように回路ブロックのシステムクロック周波数を変更することが可能となる。

付言すれば、一般的に集積回路の製造プロセスは年々微細化しておりそれに伴って回路の動作周波数を上げることも可能であるが、これまでは互換性を考慮すると周波数を変更することができなかったが、本実施形態では互換性を持った集積回路として動作させる場合には前世代と同じクロック周波数のシステムクロックを用い、新世代の回路として動作させる場合には例えば倍速クロックをシステムクロックとして用いることで、回路ブロックの単位時間あたりの処理能力を向上させることが可能となる。
（実施形態５）
図６は本発明の実施形態５による大規模集積回路装置を説明するブロック図である。

図６に示す実施形態５の大規模集積回路装置１００ｄは、ＣＰＵ等の制御回路１０１ｄと、システム設定回路１０２ｄと、前世代の大規模集積回路装置（既存ＬＳＩ）と互換性のある既存回路ブロックＪ６００と、既存回路に対して悪影響を及ぼさないように設計した、既存ＬＳＩの機能とは異なる新たな機能を搭載した新規独立回路ブロックＫ６０１と、それらを接続するバスシステム１０６とを有している。

ここで、該システム設定回路１０２ｄは新規独立回路ブロックＫを有効とするかどうかを選択するためのブロック選択信号６０２を出力するとともに、自分自身の回路を無効とするための選択信号１１０をも出力する構成となっている。

上記ＣＰＵ１０１ｄは、バス１０６を介してシステム設定回路１０２ｄに対して各信号に対する２種類の指令を出すものである。

ここで、一つ目の指令（第１の指令）は、回路ブロックＫ６０１を有効とするか無効とするかを選択する指令である。この第１の指令を受けると、システム設定回路１０２ｄはブロック選択信号６０２を回路ブロック有効、もしくは無効の状態に変化させる。

新規独立回路ブロックＫ６０１では、回路選択信号６０２の状態に基づき、該新規独立回路ブロックＫ６０１を有効とするか無効とするかが決定される。

さらにＣＰＵ１０１からの二つ目の指令（第２の指令）は、システム設定回路１０２ｄ自身を無効とするものである。これは上記図１、図２に示す実施形態で説明したものと同様の機能を持つ指令である。

また、本実施形態５のＬＳＩ１００ｄは、既存回路ブロックＪ６００および新規独立回路ブロックＫ６０１の他に、前世代（既存）ＬＳＩと新世代（新規）ＬＳＩとで共通する共通回路を有するものである。

次に作用効果について説明する。

大規模集積回路装置１００ｄは、ＣＰＵ１０１ｄを使って動作中に新規独立回路ブロックＫ６０１を使用するか否かのどちらか一方を選択することができ、また、その設定回路自身を無効とする機能によって、その無効後の新規独立回路ブロックの有効無効選択を不可とし、動作中に誤って意図しない回路ブロック動作が選択されることを防止することが可能となる。

例えば、本実施形態５では、図６で示したように回路動作中に前世代（既存）ＬＳＩとの互換性を持つ既存回路ブロックＪ６００を使用するか、新規機能を実現するための新規独立回路ブロックＫ６０１を使用するかを、ＣＰＵ１０１ｄにて判断し、該ＣＰＵ１０１ｄからは、その判定結果に応じた指令が上記システム設定回路１０２ｄに出力される。すると、上記システム設定回路１０２ｄは、該指令に基づいてブロック選択信号６０２を上記新規独立回路ブロックＫ６０２に出力する。これにより、新規独立回路ブロックＫ６０２が動作状態あるいは非動作状態となる。

さらに、ＣＰＵ１０１ｄは、このような選択動作が行われた後、システム設定回路１０２ｄに該回路自身を無効とするための選択信号１１０を出力する。すると、該システム設定回路１０２ｄは、自己の回路が無効となるよう回路の状態を設定する。この設定後は、上記新規独立回路ブロックＫ６０２の動作状態の切り替えは不可能となる。

このように本実施形態５によれば、新規ＬＳＩ１００ｄでは、図６で示したように互換性を持った既存回路とは全く別に新規独立回路を搭載し、ＣＰＵの判断で、互換性維持動作をさせる場合はこの新規独立回路を無効とし、新世代の機能として集積回路を動作させる場合においてはこの新規独立回路を有効とするので、周辺機器からの信号に基づいて、ＬＳＩ動作中に、該新規ＬＳＩ１００ｄを、既存ＬＳＩとの互換性を維持する状態、あるいは新規機能を実行する状態に切り替えることができる。また、新規ＬＳＩ１００ｄでは、既存ＬＳＩとの互換性を維持する状態と、新規機能を実行する状態とで、上記既存回路ブロックＪ６００および新規独立回路ブロックＫ６０１以外の回路ブロックを共用することにより、既存ＬＳＩとの互換性を保持しつつ新規機能を実行可能な新規ＬＳＩを、少ない回路構成の追加で実現できる。

このように実施形態５では、図６で示したように互換性を持った既存回路とは全く別に新規独立回路を用意し、互換性維持動作をさせる場合はこの新規独立回路を無効とし、新世代の機能として集積回路を動作させる場合においてはこの新規独立回路を有効とすることができる。

以上、各実施形態で説明したように、本発明では、既存回路を利用して新規機能を実現することができるため、少ない回路規模の追加で既存回路との後方互換性を保ったまま新規機能を実現することができる。

また、本発明の選択制御回路は、ＣＰＵなどソフトウェアが動作する制御回路から設定を変更できるため、ＬＳＩシステムが起動してから、例えばＤＶＤドライブ装置に挿入されたメディアが旧ゲーム機用のゲームソフトなのか新規ゲーム機用のゲームソフトなのかを見極めた上でＬＳＩの回路状態を変更できるというメリットがある。

また、本発明では、互換回路と新規回路を全く独立して実装する必要はなく、旧ゲーム機でも新規ゲーム機でも同様の機能を有する回路（例えばＤＶＤドライブ装置用のインターフェース回路やＴＶ出力用回路など）は共有することができる。

さらに、本発明では、旧ゲーム機と新規ゲーム機で全く同じでは無いがほとんど同じ機能を持つ回路（例えば旧ゲーム機に対して新規ゲーム機ではキー入力端子が２本増えたといった小規模な拡張が行われた回路など）は、拡張された回路だけを旧回路に加えるだけで旧回路の多くの部分を共有でき、その結果、全く独立して互換回路と新規回路を持つ場合に比べて小規模な回路追加で新規ゲーム機を実現できる。

また、本発明では、システム設定回路自身を無効とすることができるため、その無効後のＬＳＩの動作モードの変更を不可とすることができ、結果として不用意に機能（動作モード）を変更させられてしまうリスクが無い。

またもうひとつ、後方互換性を維持する場合においては前世代の集積回路がこのシステム設定回路のシステムを持っていなかった場合、システム設定回路自身がバス上に見えていること自体が互換性にとって問題であるので、互換性のモードに移行する前にシステム設定回路自身を無効としてバス上からアクセス不可とすることで完全な後方互換性を維持できる。

このように、本発明によれば少ない回路規模の追加で既存回路との後方互換性を保ったまま新規機能を実現する大規模集積回路装置を提供することができることは明らかである。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、大規模集積回路装置の分野において、少ない回路規模の追加で、既存回路との後方互換性を保ったまま新規機能を実現することができ、しかも既存回路との互換動作モードと新規動作モードとの切り替えに起因する動作不良を防止できる。

図１は、本発明の実施形態１による大規模集積回路装置を説明するブロック図である。 図２は、図１に示す実施形態１の大規模集積回路装置におけるバスシステムを詳細に説明するためのブロック図である。 図３は、本発明の実施形態２による大規模集積回路装置を説明するブロック図である。 図４は、本発明の実施形態３による大規模集積回路装置を説明するブロック図である。 図５は、本発明の実施形態４による大規模集積回路装置を説明するブロック図である。 図６は、本発明の実施形態５による大規模集積回路装置を説明するブロック図である。 図７は、上記実施形態１の大規模集積回路装置を説明する図であり、該大規模集積回路装置におけるＣＴＲＬ１［１：０］信号とＳＥＬ１〜３信号との対応の例を示している。 図８は、上記実施形態１の大規模集積回路装置を説明する図であり、該大規模集積回路装置におけるＣＴＲＬ２信号とＳＥＬ４信号の対応の例を示している。 図９は、上記実施形態１の大規模集積回路装置を説明する図であり、該大規模集積回路装置における各回路ブロックのメモリマップの例を示している。 図１０は、上記実施形態１の大規模集積回路装置を説明する図であり、該大規模集積回路装置におけるＡＤＤＲ信号、ＣＴＲＬ１［１：０］信号、およびＣＴＲＬ２信号とＳＥＬ１〜４信号との関係の一例を示している。 図１１は、上記実施形態１の大規模集積回路装置を説明する図であり、ＣＴＲＬ１［１：０］信号が１０ｂ、ＣＴＲＬ２信号が０ｂの時のメモリマップを示している。 図１２は、上記実施形態１の大規模集積回路装置を説明する図であり、ＣＴＲＬ１［１：０］信号が１０ｂ、ＣＴＲＬ２信号が１ｂの時のメモリマップを示している。 図１３は、上記実施形態１の大規模集積回路装置を説明する図であり、該大規模集積回路装置におけるシステム設定回路内のコントロールレジスタの一例を示している。

符号の説明

１００、１００ａ〜１００ｄ 大規模集積回路
１０１、１０１ａ〜１０１ｄ ＣＰＵ
１０２、１０２ａ〜１０２ｄ システム設定回路
１０３ 回路ブロックＡ
１０４ 回路ブロックＢ
１０５ 回路ブロックＣ
１０６ バス
１０７ 回路ブロックＡ有効無効選択信号
１０８ 回路ブロックＢ有効無効選択信号
１０９ 回路ブロックＣ有効無効選択信号
１１０ システム設定回路有効無効選択信号
１１１ ＤＭＡＣ
２００ 集中アービタ
２０１ 集中デコーダ
２０２ ＡＤＤＲ選択用セレクタ
２０３ ＷＤＡＴＡ選択用セレクタ
２０４ ＲＤＡＴＡ選択用セレクタ
３００ 回路ブロックＤ
３０１ 不具合回路部Ｅ
３０２ 不具合修正回路部Ｅ´
３０３ セレクタ
３０３ａ 不具合修正有効無効選択信号
４００ 回路ブロックＧ
４０１ 既存回路部Ｈ
４０２ 機能拡張回路部Ｈ´
４０３ ＡＮＤ回路
４０３ｂ 機能拡張有効無効選択信号
５００ クロック生成回路
５０１ システムクロックマスク信号１
５０２ システムクロックマスク信号２
５０３ システムクロック源発振
５０４ システムクロックマスク選択用セレクタ
５０５ 回路ブロックＩ用システムクロック選択信号
５０６ クロックゲート回路
５０７ 回路ブロックＩ
６００ 既存回路ブロックＪ
６０１ 新規独立回路ブロックＫ
６０２ 新規独立回路ブロック有効無効選択信号

Claims (14)

1. それぞれ独立して信号処理動作を行う複数の機能ブロックと、
   該複数の機能ブロックの中の何れかひとつを選択するための第１の制御信号を生成する選択制御回路とを備え、
   該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、
   該選択制御回路は、他の制御回路からの命令により、該第１の制御信号および該第２の制御信号を生成する大規模集積回路装置。
2. 前記他の制御回路としての中央演算処理装置と、
   該中央演算処理装置と前記選択制御回路とを接続するバスシステムとを有する請求項１に記載の大規模集積回路装置。
3. 前記複数の機能ブロックは、前記バスシステムを介して前記選択制御回路および前記中央演算装置と接続されている回路ブロックである請求項２に記載の大規模集積回路装置。
4. 前記複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性を有する互換回路を実現する回路ブロックである請求項１に記載の大規模集積回路装置。
5. 前記複数の機能ブロックの１つは、既存の大規模集積回路装置との互換性のない新規回路を実現する回路ブロックである請求項１に記載の大規模集積回路装置。
6. 前記複数の機能ブロックの１つは、既存の大規模集積回路装置と共通する回路機能を実現する回路ブロックである請求項１に記載の大規模集積回路装置。
7. 前記複数の機能ブロックの１つは、既存の大規模集積回路装置における特定の機能ブロックの既知の回路不具合を修正した不具合修正回路であり、
   前記選択制御回路は、前記既存の大規模集積回路装置における回路不具合をそのまま含む回路構成と、該回路不具合を修正した回路構成との間で、本大規模集積回路装置の回路構成を切り替えるための制御信号を生成する請求項１に記載の大規模集積回路装置。
8. 前記複数の機能ブロックの他の１つは、前記回路不具合を含む特定の機能ブロックと同一の回路構成を有する不具合非修正回路であり、
   前記選択制御回路は、該不具合非修正回路と前記不具合修正回路のいずれかを選択する制御信号を生成する請求項７に記載の大規模集積回路装置。
9. 前記複数の機能ブロックの１つは、既存の大規模集積回路装置における特定の回路機能を拡張するための機能拡張回路であり、
   前記選択制御回路は、該特定の回路機能をそのまま使用するか、該特定の回路機能を拡張した拡張機能を使用するかを選択するための制御信号を生成する請求項１に記載の大規模集積回路装置。
10. 前記複数の機能ブロックの他の１つは、前記特定の回路機能と同一の回路構成を有する既存回路であり、
    前記選択制御回路は、該既存回路と前記機能拡張回路のいずれかを選択する制御信号を生成する請求項９に記載の大規模集積回路装置。
11. 前記複数の機能ブロックのうちの１つは、既存の大規模集積回路装置における特定回路とは独立した信号処理動作を行う独立機能回路であり、
    前記選択制御回路は、該独立機能回路を動作させるか動作させないかを選択するための選択制御信号を生成する請求項１に記載の大規模集積回路装置。
12. 前記複数の機能ブロックのうちの他の１つは、既存の大規模集積回路装置における特定回路と同一の回路構成を有する既存回路であり、
    前記選択制御回路は、該既存回路と前記独立機能回路のいずれかを選択する制御信号を生成する請求項１１に記載の大規模集積回路装置。
13. 信号処理動作を行う少なくとも１つの機能ブロックと、
    該機能ブロックに供給するシステムクロックを生成するクロック生成回路と、
    該生成されたシステムクロックの周波数を複数の周波数のうちから選択するための第１の制御信号を生成する選択制御回路とを備え、
    該選択制御回路は、自らの回路を動作停止させる第２の制御信号を生成する制御信号生成回路を有し、
    該選択制御回路は、他の制御回路からの命令により、該第１の制御信号および該第２の制御信号を生成する大規模集積回路装置。
14. 前記機能ブロックは、入力されるシステムクロックの周波数によって、既存回路と同じ動作速度での動作と、該既存回路の動作速度より速い動作速度での動作とが切り替えられる回路ブロックである請求項１３に記載の大規模集積回路装置。

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