JPH0318218B2 - - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 開示の概要 Ｃ 従来技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 実施例 Ｇ 発明の効果 Ａ 産業上の利用分野 この発明は、プラグイン・カートリツジ内に配
置されたメモリのデータを保護するための回路に
関するものである。プラグイン・カートリツジに
おいては、そのようなメモリは、メモリに記憶さ
れたデータを変更すべく電圧を加えられる制御ラ
インをもつている。典型的には、そのようなメモ
リは、接続された回路素子を支持する回路ボート
上に取り付けられた半導体回路チツプ上に存在し
ている。一方、回路ボードは保護ハウジングまた
はカートリツジにより囲まれている。回路ボード
上の接点は、主マシンに挿入されたとき主マシン
の接点と適合する。このハウジングは、カートリ
ツジがプラグインされていないときに最小限のメ
モリ動作を保持する程度に有効なバツテリを有し
ている。

Ｂ 開示の概要 本発明による開示内容を図面との対応で述べる
と、カートリツジ１は、メモリ４０ａ〜４０ｈと
バツクアツプ用のバツテリ１３とを備えている。
カートリツジ１の端子５ａ〜５ｉは、ホスト・マ
シン３の端子７ａ〜７ｉに挿入される。そして、
書き込み制御の非活動化は、カートリツジ１が取
り外されるとき、バイポーラ・トランジスタ５２
のベース及びエミツタが非活動化されることによ
り達成される。次にトランジスタ５２のコレクタ
に接続した抵抗５６を介してバツテリ電圧が読み
取り／書き込み制御ライン６４にあらわれる。こ
れにより制御ライン６４は読み取り状態に移行
し、メモリ４０ａ〜４０ｈ中のデータが遷移しな
いように保護される。このデータの遷移は、従来
特にホスト・マシンの通電状態でプラグインを行
つたり、静電的なチヤージにより生じうるもので
ある。

Ｃ 従来技術 従来、挿入されていないときに有効となるバツ
テリをもつプラグイン・メモリは周知であつて、
例えばIBMテクニカル・デイスクロジヤ・ブレ
テイン（Technical Disclosure Bulletin）
Vol.15、No.11、1973年４月、pp.3408−3049のア
トキンソン（Atkinson）他による“差し込み可
能な記憶モジユール（Pluggable Storage
Modules）”という文献や、同じくIBMテクニカ
ル・デイスクロジヤ・ブレテインVol.14、No.９、
1972年２月、pp.2712−2713のアンダーソン
（Anderson）らによる“揮発メモリ・データ保持
（Volatile Memory Data Retention）”という文
献や、米国特許第4229804号や、英国特許第
155013号になどに述べられている。

しかし、これらの従来技術は、メモリの内容を
保護するためにメモリ端子上で動作する回路を含
んでいない。例えば上記英国特許第1554013号に
は、プラグイン・メモリのすべての端子に対して
静電気が発生するのを防止するために低インピー
ダンスの経路を設けることが開示されているが、
これは決して、メモリに対してデータを保護し得
る制御信号を与えるものではない。

米国特許第4485456号は、入力端子をもつ固定
データ処理システムの一部であるメモリ中で情報
を保持するためのものであり、保持電圧はメモリ
と、メモリに書き込み禁止信号を与えるラツチま
たは論理回路に供給される。そして、システムの
入力端子のうちの１つに加えられる信号がラツチ
または論理回路に加えられる１つの制御信号であ
る。

米国特許第4445198号はプラグイン・メモリに
関するものではないし、保持バツテリをもつシス
テムに関するものではない。この特許は、電力の
消失期間に生じる低電圧レベルにおいて、マイク
ロプロセツサがメモリに不正確なデータを書き込
んでしまうという特殊な問題に関するものであ
る。これに対応するために、通常は必ず正常な電
圧レベルにある、書き込みを許容するために必要
なメモリへの電圧入力が、電力が消失したときに
反対極性の電圧によつて置きかえられる。

Ｄ 発明が解決しようとする問題点 この発明の目的は、揮発性のメモリをもつカー
トリツジにおいて、カートリツジがホスト・マシ
ンに挿入されていない期間にメモリの記憶内容を
保護するための回路を提供することにある。

Ｅ 問題点を解決するための手段 現在ホスト・マシンにより通電を受けている端
子にカートリツジ・メモリを着脱するときに、遷
移電流などによつてカートリツジのRAMのデー
タの損失が生じる、ということは重要な関心事で
ある。また、カートリツジを通常に扱うときに、
カートリツジに発生しまたは印加された静電的な
チヤージにより、カートリツジのRAMのデータ
が損なわれる、ということもあり得る。

この発明によれば、メモリの書き込みライン制
御を冗長且つ積極的に非活動化することにより、
メモリ内容の保護が保証される。書き込みライン
信号は、カートリツジ中のバツテリにより電圧を
印加され、そのベースにはホスト・マシンからの
信号を伝達する端子を接続されてなるバイポー
ラ・トランジスタを介してバツフアされる。この
信号は、カートリツジの任意のRAMが活動化さ
れまたは選択されたとき高レベルとなる。そのト
ランジスタのエミツタは、メモリへの書き込み動
作の間は低レベルになるホスト・マシンからの信
号を伝達する端子に接続される。

そして、カートリツジが挿入されていない間
は、その双方の信号が欠如し、これによりトラン
ジスタが非活動化される。トランジスタの非活動
化により、バツテリからの高レベル信号がプル・
アツプ抵抗を介してメモリ書き込みラインに接続
され、これによりメモリの書き込み動作が積極的
に非活動化されるとともに、メモリ内容の高いレ
ベルの保護が行なわれる。

Ｆ 実施例 図において、右側に位置する素子はカートリツ
ジ内の素子であり、カートリツジ１を形成するカ
バー内に収められていると理解されたい。このカ
ートリツジは一般的には、個人的に取り扱われホ
スト・マシン３に挿入するのに適したものであ
る。尚、カートリツジ１については端子５ａ〜５
ｉのみが図示され、その他の端子はこの発明に直
接関係がないので図示を省略されている。ホス
ト・マシン３上の各端子７ａ〜７ｉは端子５ａ〜
５ｉに個別に接触するように適合する。好適に
は、端子５ａ〜５ｉはカートリツジ中の電子素子
を支持する回路ボードの端面上の長方形のパター
ンであり、一方端子７ａ〜７ｉは、電気的接触を
はかるために、対応する端子５ａ〜５ｉに対して
押しつけられる弾性の接点である。そのような接
点は完全に従来のものでよく、従つて図示された
構造は単に信号にすぎず、何ら特定の構造をあら
わす意図はないことに注意されたい。

カートリツジ１の端子５ａは、バツテリ１３の
電圧線とダイオード１１とに接続されている。図
中でライン９については、その電圧は、文字Ｖと
バツテリの共通記号とにより表示されている。こ
のことは、カートリツジ１に接点７ａを介して電
力が供給されていないときには、カートリツジ１
のバツテリ１３によつて電力が供給されるという
ことを強調するものである。接点７ａは、通常バ
ツテリ１３の電圧によりわずかに大きい電圧Ｖ１
を与え、これによりダイオード１１が逆バイアス
されてライン９に電力が供給される。一方、カー
トリツジ１が差し込まれていないときは、ダイオ
ード１１が順方向にバイアスされてライン９上の
電圧がバツテリ１３により供給される。

端子５ｂ及び７ｂは、アース基準レベルに接続
されている。バツテリ１３とダイオード１１の間
の抵抗１５は電流制限器であり、ダイオード１１
が損傷した場合にバツテリ１３の放電を防止する
ための安全手段として使用される。すなわち、も
し万が一カートリツジ１を差し込んだときにダイ
オード１１が短絡しているなら、ホスト・マシン
３から供給された電力がバツテリ１３に被害を与
える虞れがあり、これを防止するために抵抗１５
が挿入されている。

キヤパシタ１７は、キヤパシタのバンクまたは
それと同等のものであり、電圧Ｖ１がオフになつ
た直後にバツテリ１３が回路を安定化させるまで
回路動作を適正に保つべく継続的な電力を保証す
るために、十分なエネルギーをたくわえるための
ものである。

ホスト・マシン３の端子７ｃは電圧Ｖ２を与え
る。Ｖ２はＶ１とは電気的に分離されているが、
この回路ではＶ１とは大きさが等しい。Ｖ２は、
端子５ｃ、ライン２１及び、キヤパシタ２５と並
列の抵抗２３を介してアースに接続されている。
この抵抗とキヤパシタとの結合回路は、論理的な
回路の直流電流動作には重要でない部分である
が、瞬間的な高電流に対してはそれをアースへ逃
がす分流器として働く。

ホスト・マシン３の端子７ｄ，７ｅ及び７ｆ
は、チツプ選択論理回路２７の８本のラインから
１本を選択するために２進論理信号を伝達する。
このチツプ選択動作は、抵抗２８を介してライン
２９に、抵抗３１を介してライン３３に、抵抗３
５を介してライン３７にそれぞれ接続され、電圧
Ｖ２を印加されたライン２１によつて有効化され
る。RAMチツプの選択を決定するためには、端
子７ｄ，７ｅ及び７ｆのめいめいがホスト・マシ
ン３によつてＶ２またはアース電位のどちらかを
印加する。例えば、ある選択状態では、端子７ｄ
がＶ２に、端子７ｅがアースに、端子７ｆがＶ２
に、それぞれ設定される。するとプルアツプ抵抗
２８及び３５の両端には、電位差を生じないの
で、ライン２９及び３７は電位Ｖ２にある。一
方、端子７ｅに加えられたアース電位により、ラ
イン３３上がアース電位になり、抵抗３１にはＶ
２の降下が生じる。

チツプ選択回路は、３つの入力を受け取つて、
８つの出力ライン３９ａ〜３９ｈのうちの１つに
低レベル信号を出力する標準的な素子（特に、
74HC1383−８デコーダ）である。各出力ライン
は、低レベルであるとき１つのメモリ素子または
チツプ４０ａ〜４０ｈ（図では便宜上４０ａと４
０ｄのみが示されている）を選択する。

チツプ選択回路２７は、２つの制御入力端子を
もつている。この制御入力端子は本発明にとつて
特に重要であるので、図示されている。２本の制
御入力端子のうち１本は非活動化入力であり、端
子５ｇからライン４２上で信号を受け取る。回路
２７はライン４２上の高レベル入力信号により非
活動化され、それゆえ、逆の応答をあらわすマイ
ナスの信号が回路２７に関して図示されている。
ライン４２は、抵抗４４を介して電圧供給ライン
９に接続されている。カートリツジ１が差し込ま
れていないときは、抵抗４４には電流が流れるこ
とができず、それゆえ低減されないバツテリの電
圧がライン４２から回路２７への入力である。こ
れは回路２７を非活動化する高レベル電圧であ
り、回路２７の非活動化によりライン３９ａ〜３
９ｈの低レベル信号が禁止される。

一方、カートリツジ１がホスト・マシン３に挿
入されたときは、挿入動作の直後のみホスト・マ
シン３が端子７ｇ上に高レベル電圧を加える。そ
の間、すべての端子が接続されていなくともよ
い。（この信号は、例えば端子５ａ〜５ｉに類似
する端子の感知に応答して、ホスト・マシン３の
データ処理機能により発生することができる。）
カートリツジ１を挿入した後は、ホスト・マシン
３は端子７ｇに継続的にアース電圧を印加し、こ
れによりライン４２にはアース電圧が加えられ
て、ライン４２をアース・レベルに維持するべく
抵抗４４を流れる電流が生じる。

ライン４６上のチツプ選択回路２７への入力も
また回路２７に対する選択または制御入力であ
る。ライン４６においては、高レベル入力により
回路２７が活動化されるので、回路２７に対する
ライン４６の信号はプラスである。ライン４６は
回路２７を端子５ｈに接続する。そして、カート
リツジ１のメモリチツプ４０ａ〜４０ｈのうち１
つが選択されたときに、ホスト・マシン３からの
対応する端子７ｈが高レベルになる。

ライン４６は、通常の逆バイアスされたダイオ
ード５０と並列に接続された抵抗４８を介してバ
イポーラ・スイツチング・トランジスタ５２（特
に、2N2222Aスイツチング・トランジスタ）の
ベースに接続されている。比較的大きい抵抗値を
もつ第２の抵抗５４が、トランジスタ５２のベー
スとアースの間に接続されている。抵抗５４は理
論的な定常動作に影響を与えない程度の大きさの
抵抗値をもつが、トランジスタ５２のターンオフ
を高速化し、カートリツジ１が差し込まれていな
いときにライン４６をアース電位の近くの電位に
保つことを助ける働きがある。ダイオード５０
は、ライン４６上の電圧レベルが降下したときト
ランジスタ５２のベース領域からチヤージを直ち
に除去する働きがある。

トランジスタ５２のコレクタは抵抗５６を介し
てライン９上のバツテリ電圧に接続されている。
トランジスタ５２のエミツタは、ライン５８を介
して端子５ｉに接続されている。端子５ｉはホス
ト・マシン３の端子７ｉに係合する。端子７ｉは
通常は抵抗６０を介して電圧Ｖ２を加えられ、抵
抗６０は端子７ｉをライン６２に接続する。ホス
ト・マシン３は、動作がメモリ４０ａ〜４０ｈへ
の書き込み動作である場合を除きライン６２を開
放状態とする。メモリへの書き込み動作において
は、ライン６２から端子５ｉ及びライン５８を介
してトランジスタ５２のエミツタにアース電圧が
加えられる。それと同時に、ライン４６には高レ
ベル電圧が加えられる。

トランジスタ５２のコレクタから接続されたラ
イン６４はメモリチツプ４０ａ〜４０ｈまでの
各々の書き込み制御入力として接続されている。
各メモリ素子またはチツプ４０ａ〜４０ｈは数千
個のメモリ・セルをもち、個々のセルは典型的に
は電圧を保持するために交差結合したラツチであ
る。また、各メモリ・チツプはすべてのメモリ・
セルへのアクセス及び制御をはかるための回路を
も備えている。特にこの実施例では、メモリ・チ
ツプ４０ａ〜４０ｈは東芝のTC5517 CMOSス
タチツクRAMである。しかし、この発明に関し
ては、チツプ４０ａ〜４０ｈは高速読み取り制御
入力をもつ任意のものでよい。そのような制御は
典型的には読み取り信号が高レベルのときに入力
データ・ラインをメモリから分離するために単一
の出力信号を発生する論理回路への入力である。
読み取り信号が低レベルであり、チツプ選択信号
とその論理回路への別の入力が一致したときに、
その出力信号がデータ・ラインからメモリへの有
効な伝達を開放する。この双対動作は、一般に読
み取り／書き込みライン、という用語で呼ばれる
制御入力をもたらす。

そのような読み取り／書き込みラインをもつメ
モリの設計は一般的であり、きわめて広汎に実用
化されている。そのライン上の活動化された読み
取り状況は、個々のメモリ・セルに存在する状況
が、読み取りの目的でセルを感知する間に生じ得
る遷移信号によつて変更されるのを防止すること
を促す。

メモリ設計の仕様は、メモリ・チツプ４０ａ〜
４０ｈの製造者に応じて異なつてもよい。この発
明は、読み取り／書き込み制御をもつメモリの保
護をある程度の有効性を以つて達成し、その保護
動作は、そのメモリをもつカートリツジが取り外
されているときに実行される。

図示されるように、ライン９上の電圧は動作電
圧としてメモリチツプ４０ａ〜４０ｈに印加され
る。カートリツジ１が取り外されているときは、
データを保持するためにはメモリ・チツプ４０ａ
〜４０ｈに電力を供給する必要がある。ライン９
へのチツプ選択回路の接続はデータ保持にとつて
本質的ではないが、それは、回路２７がチツプ選
択ラインを不作動状態である高レベルに設定する
ときの２次的な保護の役目を果たす。

カートリツジ１が差し込まれていないときは、
ライン９上の電圧を維持するためにバツテリ１３
が有効となる。チツプ選択回路２７はバツテリ１
３から動作電圧を受け取るが、ライン４２上の高
レベル電圧により積極的に非活動化される。回路
２７への選択入力であるライン２９，３３及び３
７上の電圧、及びライン４６の電圧は基準電圧源
に接続されておらず静電的なチヤージにより高レ
ベルに立ち上がることもある。しかし、ライン４
２上の高レベル電圧が回路２７の非選択状態を維
持する。

カートリツジ１が挿入されていない場合には、
トランジスタ５２が積極的にオフになるようにバ
イアスされる。というのは、トランジスタ５２は
電流駆動デバイスであり、端子５ｈと５ｉがいか
なる基準電源にも接続されていないからである。
これにより抵抗５６に電流が流れるのが防止さ
れ、バツテリ１３の電圧がライン６４上に加えら
れる。ライン６４はメモリ４０ａ〜４０ｈの読み
取り／書き込み制御入力に接続されており、ライ
ン６４上の高レベル信号は読み取り入力状態と解
釈されるので、メモリ４０ａ〜４０ｈ中のデータ
が書き込み動作から保護される。

カートリツジ１が挿入された状態では、ライン
６４に直接接続されるのではなくトランジスタ５
２のエミツタに接続される端子7iと、同様に、ト
ランジスタ５２のベースに接続される端子７ｈを
除いて、端子７ａ〜７ｇ上の論理及び電力素子が
直接、制御または電力を供給されるべきカートリ
ツジの素子に接続される。ホスト・マシン３はカ
ートリツジ１が活動化される毎に端子７ｈに高レ
ベル信号を与え、これによりライン４６に高レベ
ル電圧が加えられる。この信号は、端子７ｉが低
レベルにプルダウンされることによりカートリツ
ジ１に書か込み動作が選択される毎に、トランジ
スタ５２のベース・エミツタ回路と抵抗４８を介
して電流を流す作用を行う。これにより、トラン
ジスタ５２を介して増幅された電流が引き起こさ
れ、回路２７によつて選択されたメモリ４０ａ〜
４０ｈの書き込み動作を選択するのに十分なだけ
ライン６４上の電圧が低減される。

Ｇ 発明の効果 以上のように、この発明によれば、読み出し・
書き込み可能なメモリをもち、ホスト・マシンに
着脱可能なカートリツジのメモリ保護装置におい
て、ホスト・マシンとの離脱時に端子が浮遊状態
にあることを感知してメモリの書き込みを積極的
に阻止する回路を設けたので、静電的なチヤージ
などによる誤データの書き込みが完全に防止でき
るという効果が得られる。

【図面の簡単な説明】

図は、本発明の回路図である。 １３……バツテリ、４０ａ〜４０ｄ……メモ
リ、５２……バイポーラ・トランジスタ、５ｈ…
…第１の端子、５ｉ……第２の端子、６４……接
続するための手段。

Claims (1)

1. 【特許請求の範囲】 １ バツテリと、第１の電圧レベルで読み取りを
   行い、第２の電圧レベルで書き込みを行う制御ラ
   インを有する少なくとも１つのメモリとをもつメ
   モリ装置において、 (a) 上記バツテリにコレクタを接続されてなるバ
   イポーラ・トランジスタと、 (b) 上記トランジスタのベースにホスト・マシン
   を接続するための第１の端子と、 (c) 上記トランジスタのエミツタにホスト・マシ
   ンを接続するための第２の端子と、 (d) 上記トランジスタのベース・エミツタ間の電
   流を感知し、該電流の欠如に応答して上記トラ
   ンジスタをターンオフさせ、以て上記バツテリ
   から上記制御ラインに上記第１の電圧レベルを
   与えるように上記トランジスタのコレクタを上
   記制御ラインに接続するための手段、 とを具備するメモリ保護装置。