JPS62157955A - メモリプロテクト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリプロテクト回路に関し、特にマイクロプ
ロセッサのプログラムや処理データの一部を記憶させて
おく　ＣＭ　ＯＳメモリ等のデータメモリを停電や瞬断
などの電源異常から保護するメモリプロチクＩ・回路に
関する。

（従来の技術） 従来、マイクロプロセッサを用いたシステムにおけるデ
ータメモリ、例えばＣＭＯＳメモリのプロデクト回路は
、主電源の電圧が低下したことを検出して補助電源に切
り替えると同時に、ＣＭＯＳメモリのチップセレクト端
子を制御してデータの書込を禁止することにより、電源
異常時にデータが破壊されるのを防ぐことを目的とした
回路である゛。第４図は従来のメモリプロテクト回路の
一例を示すブロック図であり、］−は主電源、２は補助
電源、３はＣＭＯＳメモリ、４．５は電源入力端子、６
は電源出力端子、７はメモリプ１フテク）−信号出力端
子、１，０は電源切替回路、２０は電圧監視回路、４０
は基準電圧源、５０はメモリプロテクト信号発生回路を
それぞれ示している。

次に、主電源電圧を５■、補助電源電圧を３．６ｖ、電
圧監視回路２０の電圧低下検出電圧を４ｖとし、第５図
を参照して動作を説明する。すなわち、主電源電圧が停
電、瞬断等に起因して４ｖ以下になると、電圧監視回路
２ｏの出力がローレベル（Ｌ、　）からハイレベル（Ｈ
）に変化する。こねにより電源切替回路１０はＣＭＯＳ
メモリ３への電源供給を主電源１から補助電源２へ切り
替える。

一方、メモリプロテクト信号発生回路５ｏは電源監視回
路２０の出力変化を受けて、その出力（メモリプロテク
ト信号）をハイレベル（トＩ）がらローレベル（Ｌ）に
変化するので、ＣＭ　ＯＳメモリ３のチップセレクト端
子Ｃ８がローレベルになり、ＣＭＯＳメモリ３は書込禁
止状態に設定される。その後主電源電圧が４ｖ以−１−
に復旧ずれはＣＭＯＳメモリ３への電源供給は主電源１
に切り替わり、ＣＭＯＳメモリ３へのデータ書込禁止も
解除される。

（発明が解決しようとする問題点） しかしながら、第４図に示し、た従来回路では、補助電
源から主電源に切り替えた直後がらデータ書込可とする
ので、補助電源から主電源に切り替え直後ではＣＭＯＳ
メモリＩＣの内部素子が十分安定な状態になっていない
こと、またＣＭＯＳメモリの数が多く、通常動作中の消
費電流が多い場合、電源切替時にノイズが発生ずること
により、ＣＭＯＳメモリのデータが破壊されるという問
題点がある。本発明の目的は、電源切替時、特に補助電
源から主電源に切り替える時の過渡的状態においてデー
タメモリのデータ保護を確実に行うことが可能なメモリ
プロチクＩ・回路を提供することにある。

（問題点を解決するための手段） 前記目的を達成するために本発明のメモリプロテクト回
路は次の如き構成を有する。

即ぢ、本発明のメモリプロチク１へ回路は、データメモ
リへの電源供給を行う主電源の電圧値が所定閾値以下の
とき補助電源への自動切替えを行い、かつ主電源の電圧
値が所定閾値以」二に回復したどき補助電源から主電源
への自動切替えを行うようにしたメモリプロテクト回路
において、前記補助電源から再び主電源への切替えが行
われたとき、その切り替わった時点からの所定期間にお
いても前記データメモリへの書き込みを禁止する書込禁
１Ｆ手段を設けたことを特徴とする。

（作　用） 次に、前記構成を有するメモリプロテクト回路の作用を
説明する。通常、この種のメモリプロテクト回路では、
データメモリへの電源供給を行う主電源の電圧値が所定
閾値以下のとき補助電源への自動切替えを行い、かつデ
ータメモリへの書き込みを禁止状態にするが、本発明で
は、さらに書込禁止手段によって前記補助電源から再び
主電源への切り替えが行われたとき、その切り替わった
時点からの所定期間においても前記データメモリへの書
き込みが禁止される。

以上のように、本発明のメモリプロチク）へ回路によれ
ば、主電源の異常が除去された後も所定期間だけデータ
メモリの書込禁止状態を継続するようにしたので、電源
切替時の過渡的状態におるつるデータメモリのデータ保
護を確実に行うことがてき、信頼性の向上を図ることが
できる効果が得−られる。

（実　施　例） 以下、本発明を図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図、第２図は
詳細回路図、第３図は各部の動作波形図である。なお、
第１２図および第２図においては第４図と同一名称部分
には同一符合を付しである。

本発明のメモリプロチク１−回路は、第１図に示す如く
書込禁止手段としての時計回路３０を設けたものである
。このメモリプロテクト回路は主電源１が接続される電
源入力端子４と、補助電源２が接続される電源入力端子
５と、電源出力端子６と、プロテクト信号出力端子７と
を備え、データメモリとしてのＣＭＯＳメモリ３は電源
端子Ｖ　ｃＣが電源出力端子６へ、チップセレクト端子
Ｃ８がプロテクト信号出力端子７へそれぞれ接続されて
いる。第２図において、電源入力端子５と電源出力端子
６は内部結線され、また電源入力端子４と電源出力端子
６は電源切替回路１０のトランジスタ１３を介して接続
されている。電源切替回路１０は前記トランジスタ１３
と、トランジスタ］５とを備える。トランジスタ１３は
エミッタが電源入力端子／１へ、コレクタが電源出力端
子６へ、またベースが抵抗１・１を介してＩ・ランジス
タ１５のコレクタへそれぞれ接続される。トランジスタ
１５はエミッタが接地され、ベースが主電源１の電圧を
分圧する抵抗１−１、同１２により適宜バイアスされる
とともに、電圧監視回路２０のバッフアゲ＝１−２４の
出力端ノ＼接続されている。

基準電圧源４０は一端が電源入力端子５へ接続される抵
抗４１と、抵抗４１の他端とアース間に接続される定電
圧ダイオード４２とからなり、定電圧ダイオード４２の
両端には補助電源２の電圧に基づく−・定の基準電圧が
形成される。

定電圧ダイオード４２のカソードと抵抗４〕の他端との
接続点は電圧監視回路２０のｏＰアンプ２３の反転入力
端子へ接続されている。

電圧監視回路２０は、前記○Ｐアンプ２３と、前記バッ
ファゲート２４と、バッファゲート２５を備える。ＯＰ
アンプ２３は非反転入力端子には主電源１の電圧を抵抗
２】、同２２で分圧した適宜電圧が印加され、出力端に
はバッフアゲ−１−２４、同２５の入力端がそれぞれ接
続されている。

バッファゲート２５の出力端は時計回路３０のワンショ
ットマルチバイブレータ３３のトリガ端子ＴＲＧとメモ
リプロテクト信号発生回路５０のアンドゲート５１の一
方の入力端とにそれぞれ接続されている。時計回路３０
を構成する前記ワンショットマルチバイブレータ３３は
リトリガブルタイプのもので、出力端子Ｑはメモリプロ
テクト信号発生回路５０のアントゲ−１・５１の他方の
入力端へ接続され、また出力端子点に送出する出力パル
スのパルス幅を規定する抵抗３１とコ〉・デンサ３２を
備える。

メモリプロテクト信号発生回路５０は前記アンドゲート
５１で構成され、アンドゲート５１の出力端は前記プロ
テクト信号出力端子７へ接続されている。次に、第３図
を参照して動作を説明する。

ここで、主電源１の出力電圧は５ｖ、補助電源２の出力
電圧は３．６Ｖ、　ＯＰアンプ２３の反転入力端子に印
加される基準電圧は４ｖとし、またＣＭｏ５メモリ３は
チップセレクト端子Ｃ８がローレベル（Ｌ　）でメモリ
プロテクト、即ち書込禁止状態になるとする。主電源１
の電圧が５ｖの定常状態ては、○Ｐアンプ２３の非反転
入力端子に印加される分圧電圧は基準電圧（４ｖ〉より
も大きいので、ＯＰアンプ２３の出力はハイレベル（Ｈ
）になっている。従って、バッファゲート２４の出力（
電圧監視回路２０の出力）はハイレベル（Ｈ）でなり、
トランジスタ１５、同１３が共にオン作動し、電源切替
回路１０は主電源１をＣＭＯＳメモリ３の電源端子ＶＣ
Ｃへ接続する。このとき、補助電源２は主電源１により
充電されることになる。

一方、バッファゲート２５の出力（電圧監視回路２０の
出力）はハイレベル（Ｈ）であり、またワンショットマ
ルチバイブレータ３３のΦ出力（時計回路３０の出力）
はハイレベル（Ｈ）であるから、アンドゲート５１の出
力（メモリプロテクト信号発生回路５０の出力）はハイ
レベル（Ｈ）である。従って、ＣＭＯＳメモリ３はチッ
プセレクト端子Ｃ８がハイレベル（Ｈ）となり、書込可
の状態にある。

主電源１の電圧が５ｖから徐々に低下していき、４■に
低下した時点でＯＰアンプ２３がローレベル（Ｌ）に反
転するので、電圧監視回路２０の出力はハイレベル（Ｈ
）からローレベル（Ｌ）に変化する。その結果、電源切
替回路１０では、トランジスタ１５、同］３が共にオフ
作動をし、主電源］が出力端子６から切り離され、ＣＭ
ＯＳメモリ３は補助電源２からの電源供給に切り替えら
れる。同時にメモリプロテクト信号発生回路５０ではア
ン下ゲート５１の出力がローレベル（Ｌ）になるので、
ＣＭＯＳメモリ３は直ちに書込禁止状態になる。次いで
、主電源１の電圧が再び昇圧して基準電圧を越えると、
ＯＰアンプ２３は出力をローレベル（Ｌ　）からハイレ
ベル（Ｈ）にするので、電圧監視回路２０の出力はロー
レベル（Ｌ）からハイレベル（Ｈ）に変化する。その結
果、電源切替回路１０ではトランジスタ１５、同１３が
共にオン作動をし、ＣＭＯＳメモリ３の電源を補助電源
２から主電源１へ切り替える。

一方、時計回路３０では、電圧監視回路２０の出力くバ
ッフアゲ−１〜２５の出力）のローレベル（Ｉ、）から
ハイレベル（■１）への立ぢＩ−がりがワンショッ１へ
マルヂハイフレーク３３のトリカ入力となるので、ワン
ショットマルチバイブレーク３３のΩ端子の出力レベル
は１〜リガ入力に応答して直ちにローレベル（＋−）と
なる。そして、Ω端子の出力レベルは抵抗３１−とコン
デ°ンサ３２とて規定される時間Ｔを経過後にハイレベ
ル（Ｉ（）に変化する。従って、メモリプロチクＩ・信
号発生回路５０では、バッフアゲ−Ｉ−２５の出力がハ
イド・ベル（Ｈ）になっても、ワンショットマルチハイ
フレーク３３のΩ端子の出力レベルが所定期間Ｔの間口
−レベル（Ｌ、）であるので、アントゲ−１−５１の出
力は所定期間Ｔの間口−レベル（Ｌ）となる。つまり、
ＣＭＯＳメモリ３は電源供給源が１−電源１に切り替わ
っても、その直後の−・定期間Ｔは継続して書込禁止状
態になる。

そして、所定期間１゛を経過後はアンド・ゲート５１の
両人力はハイレベル（■」）になるので、メモリプロチ
クＩ・信り発生回路５０は出力を７１イＬ、・ベル（Ｈ
＞に１２、ＣＭＯＳメモリ３を書込可の状ｙ１具にする
。このように、本発明では、ＣＭ　ＯＳメモリ３の内部
素子が不安定な状態にあると見込まれる主電源Ｊの回復
直後の所定期間Ｔは書込禁１１−とするので、ＣＭＯＳ
メモリ３のデータが破壊さｈることかない。また、主電
源１への切替直後は書込禁止状態となるので、消費電流
が極端に減少し、電源切替時に大きなノイズの発生がド
カ市でき、その結果、データ保護が図れる６ なお上記実施例においては、電源電圧が正の場合をとり
上げたが、負の電源電圧の場合にも同様に適用可能であ
る。

（発明の効果） 以−１１詳述したように、本発明のメモリプロデクＩ・
回路によれば、主電源の異常が除去された後も所定期間
だけデータメモリの書込禁止状態が継続するようにした
ので、電源切替時の過渡的状態におけるデータメモリの
データ保護を確実に行うことができ、信頼性の向上を図
ることができる効果か得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例回路の詳細回路図、第３図は実施例回路
の動作波形図、第４図は従来のメモリプロチク＋−回路
のブロック図、第５図は従来回路の動作波形図である。 １・・・・・・主電源、　２・・・・・補助電源、　３
・・・・・ＣＭＯＳメモリ、　４，５・・・・・・電源
入力端子、６・・・・・・電源出力端子、　７・・・・
・・メモリプロテクト信号出力端子、　１０・・・・・
・電源切替回路、　２０・・・・・・電圧監視回路、　
３０・・・・・・時計回路、　４０・・・・・・基準電
圧源、　５０・・・・・・メモリプロテクト信号発生回
路。 代理人　弁理士　　八　幡　　義　博 本発明の大椅例回路のａ戊 卒　／　図 ２楕Ｊ７を虎 貫先例回路の詳利回発図 実先例回附の動作流形 ｉ８．、めメモリグ「アクト回路 ）ト　４　　図 捉東回蹄を動作流形図 第　６　図

Claims (1)

【特許請求の範囲】
1. データメモリへの電源供給を行う主電源の電圧値が所定
   閾値以下のとき補助電源への自動切替えを行い、かつ主
   電源の電圧値が所定閾値以上に回復したとき補助電源か
   ら主電源への自動切替えを行うようにしたメモリプロテ
   クト回路において、前記補助電源から再び主電源への切
   替えが行われたとき、その切り替わった時点からの所定
   期間においても前記データメモリへの書き込みを禁止す
   る書込禁止手段を設けたことを特徴とするメモリプロテ
   クト回路。