JPH0430720Y2 - - Google Patents
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- Publication number
- JPH0430720Y2 JPH0430720Y2 JP1986138123U JP13812386U JPH0430720Y2 JP H0430720 Y2 JPH0430720 Y2 JP H0430720Y2 JP 1986138123 U JP1986138123 U JP 1986138123U JP 13812386 U JP13812386 U JP 13812386U JP H0430720 Y2 JPH0430720 Y2 JP H0430720Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- chip select
- cpu
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 5
- 101150046378 RAM1 gene Proteins 0.000 description 5
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案はメモリ回路に関し、特にこのメモリ
回路の書き込み／読み出しを行うCPUの電源電
圧の立ち上がり時点における誤動作の防止に関す
るものである。
回路の書き込み／読み出しを行うCPUの電源電
圧の立ち上がり時点における誤動作の防止に関す
るものである。
従来のこの種メモリ回路としては、例えば三菱
電機製CMOSスタテイツクRAM−M5M5165Pが
あつた。第３図はこの従来のメモリ回路の一例を
示す回路図で、図において、１はRAM（Random
Access Memory）で、アドレス入力端子Ａ０〜
Ａ１２、データ入出力端子DQ１〜DQ８、アウ
トプツトイネーブル端子OE、書き込み制御信号
入力端子WE、チツプセレクト端子Ｓ１，Ｓ２を
備えている。また、Vccは電源接続端子、GND
は接地端子、NCはRAM１内では接続されてな
い端子である。２は電源回路で、通常の電源（以
下、単に電源という）の他ダイオードＤ１〜Ｄ３
とコンデンサＣの組み合わせからなる回路を経て
電池電源からも電源の供給を行うバツテリ・バツ
クアツプ回路が付属され、その出力はRAM１の
電源接続端子Vcc、チツプセレクト端子Ｓ２、更
に抵抗R1を通じてチツプセレクト端子Ｓ１に接
続されている。
電機製CMOSスタテイツクRAM−M5M5165Pが
あつた。第３図はこの従来のメモリ回路の一例を
示す回路図で、図において、１はRAM（Random
Access Memory）で、アドレス入力端子Ａ０〜
Ａ１２、データ入出力端子DQ１〜DQ８、アウ
トプツトイネーブル端子OE、書き込み制御信号
入力端子WE、チツプセレクト端子Ｓ１，Ｓ２を
備えている。また、Vccは電源接続端子、GND
は接地端子、NCはRAM１内では接続されてな
い端子である。２は電源回路で、通常の電源（以
下、単に電源という）の他ダイオードＤ１〜Ｄ３
とコンデンサＣの組み合わせからなる回路を経て
電池電源からも電源の供給を行うバツテリ・バツ
クアツプ回路が付属され、その出力はRAM１の
電源接続端子Vcc、チツプセレクト端子Ｓ２、更
に抵抗R1を通じてチツプセレクト端子Ｓ１に接
続されている。
次に第３図に示す回路の動作について説明す
る。メモリに書き込む場合にはCPU（図示せず）
からアドレス入力端子Ａ０〜Ａ１２で番地を指定
し、チツプセレクト端子Ｓ２を「Ｈ」レベル、チ
ツプセレクト端子Ｓ１を「Ｌ」レベルにしてデー
タ入出力端子DQ１〜DQ８を入力モードにし、
書き込み制御信号入力端子WEを「Ｌ」レベルに
すると、そのときのデータ入出力端子DQ１〜
DQ８のデータがかきこまれる。又、読み出し時
には、アウトプツトイネーブル端子OEを「Ｌ」
レベルにしてデータ入出力端子DQ１〜DQ８を
出力モードにし、アドレス入力端子Ａ０〜Ａ１２
で番地を指定すると、指定された番地のデータが
各データ入出力端子DQ１〜DQ８に出力される。
又、チツプセレクト端子Ｓ２が「Ｌ」レベルの時
にチツプセレクト端子Ｓ１を「Ｈ」レベルにする
チツプは読み出しも書き込みもできない非選択状
態となる。
る。メモリに書き込む場合にはCPU（図示せず）
からアドレス入力端子Ａ０〜Ａ１２で番地を指定
し、チツプセレクト端子Ｓ２を「Ｈ」レベル、チ
ツプセレクト端子Ｓ１を「Ｌ」レベルにしてデー
タ入出力端子DQ１〜DQ８を入力モードにし、
書き込み制御信号入力端子WEを「Ｌ」レベルに
すると、そのときのデータ入出力端子DQ１〜
DQ８のデータがかきこまれる。又、読み出し時
には、アウトプツトイネーブル端子OEを「Ｌ」
レベルにしてデータ入出力端子DQ１〜DQ８を
出力モードにし、アドレス入力端子Ａ０〜Ａ１２
で番地を指定すると、指定された番地のデータが
各データ入出力端子DQ１〜DQ８に出力される。
又、チツプセレクト端子Ｓ２が「Ｌ」レベルの時
にチツプセレクト端子Ｓ１を「Ｈ」レベルにする
チツプは読み出しも書き込みもできない非選択状
態となる。
停電中などでバツクアツプ電源を使用中の場合
や、CPUがRAM１をアクセスしてない時は端子
Vcc，Ｓ１，Ｓ２が「Ｈ」レベルとなり、端子Ｓ
１が「Ｈ」レベルなのでスタンバイモードとなつ
て、書き込み／読み出し禁止状態となつている。
や、CPUがRAM１をアクセスしてない時は端子
Vcc，Ｓ１，Ｓ２が「Ｈ」レベルとなり、端子Ｓ
１が「Ｈ」レベルなのでスタンバイモードとなつ
て、書き込み／読み出し禁止状態となつている。
一方、CPUがRAM１をアクセスする時は端子
Ｓ１を「Ｌ」レベルとし、書き込み／読み出し可
能モードとし、端子OE，WEにより書き込み／
読み出しを行う。
Ｓ１を「Ｌ」レベルとし、書き込み／読み出し可
能モードとし、端子OE，WEにより書き込み／
読み出しを行う。
従来のメモリ回路は上記のように動作するので
あるが、このメモリ回路に書き込み／読み出しを
行うCPUの電圧は例えば、第４図に示すように
変化する。すなわち、ON，Ｔ１／OFF，Ｔ３時
以降、定常状態となるまでに所定の時間を要する
が、CPUは所定電圧Vt以下では正常な動作が保
証されず、電源ON／OFF時の電圧の過渡期で電
圧Vt以下では動作が不安定となり誤動作をして
端子Ｓ１に「Ｌ」レベルの信号を出力し、誤つて
メモリの内容を書き換えてしまうしいうおそれが
あつた。
あるが、このメモリ回路に書き込み／読み出しを
行うCPUの電圧は例えば、第４図に示すように
変化する。すなわち、ON，Ｔ１／OFF，Ｔ３時
以降、定常状態となるまでに所定の時間を要する
が、CPUは所定電圧Vt以下では正常な動作が保
証されず、電源ON／OFF時の電圧の過渡期で電
圧Vt以下では動作が不安定となり誤動作をして
端子Ｓ１に「Ｌ」レベルの信号を出力し、誤つて
メモリの内容を書き換えてしまうしいうおそれが
あつた。
この考案は、かかる問題点を解決するためにな
されたものでCPUの電源ON／OFF時にメモリの
内容を破壊しないメモリ回路を得ることを目的と
している。
されたものでCPUの電源ON／OFF時にメモリの
内容を破壊しないメモリ回路を得ることを目的と
している。
この考案に係るメモリ回路は、チツプセレクト
端子Ｓ２（第２のチツプセレクト端子という）の
電圧をリセツトICを用いて制御することにより
電圧の立ち上がり時／立ち下がり時におけるメモ
リへの書き込みを禁止したものである。
端子Ｓ２（第２のチツプセレクト端子という）の
電圧をリセツトICを用いて制御することにより
電圧の立ち上がり時／立ち下がり時におけるメモ
リへの書き込みを禁止したものである。
この考案においてはリセツトICがCPUの電源
電圧の立ち上がり時／立ち下がり時の不安定な状
態の時には第２のチツプセレクト端子「Ｌ」レベ
ルにしてチツプセレクト端子Ｓ１（第１のチツプ
セレクト端子という）が「Ｈ」／「Ｌ」どのレベ
ルであつてもメモリの書き込みを禁止状態とし、
電源電圧が定常状態となつた時に、第２のチツプ
セレクト端子を「Ｈ」レベルにしてメモリへの書
き込み／読み出しを可能にするので電圧電源の
ON／OFF時にメモリの内容を破壊することはな
くなる。
電圧の立ち上がり時／立ち下がり時の不安定な状
態の時には第２のチツプセレクト端子「Ｌ」レベ
ルにしてチツプセレクト端子Ｓ１（第１のチツプ
セレクト端子という）が「Ｈ」／「Ｌ」どのレベ
ルであつてもメモリの書き込みを禁止状態とし、
電源電圧が定常状態となつた時に、第２のチツプ
セレクト端子を「Ｈ」レベルにしてメモリへの書
き込み／読み出しを可能にするので電圧電源の
ON／OFF時にメモリの内容を破壊することはな
くなる。
以下、この考案の実施例を図について説明す
る。第１図はこの考案の一実施例を示す回路図
で、第３図と同様なバツテリ・バツクアツプ機能
つきメモリ回路であり、同一符号は同一部分を示
し、３はメモリ保護回路として使用するリセツト
ICを用いたリセツト回路であり、リセツトICと
しては電源電圧を検出し、それが立ち上がり時に
VH（予め定めた高電圧値で電源電圧がこの値以上
であればCPUの正確な動作が保証される）を超
えた時に、それから所定時間td経過後、出力信号
を「Ｌ」から「Ｈ」レベルに切り替え、また、電
源電圧の立ち下がり時に電圧がVH以下になつた
ときには直ちに出力を「Ｈ」から「Ｌ」レベルに
切り替える遅延タイプ方式のリセツトICを用い
ている。
る。第１図はこの考案の一実施例を示す回路図
で、第３図と同様なバツテリ・バツクアツプ機能
つきメモリ回路であり、同一符号は同一部分を示
し、３はメモリ保護回路として使用するリセツト
ICを用いたリセツト回路であり、リセツトICと
しては電源電圧を検出し、それが立ち上がり時に
VH（予め定めた高電圧値で電源電圧がこの値以上
であればCPUの正確な動作が保証される）を超
えた時に、それから所定時間td経過後、出力信号
を「Ｌ」から「Ｈ」レベルに切り替え、また、電
源電圧の立ち下がり時に電圧がVH以下になつた
ときには直ちに出力を「Ｈ」から「Ｌ」レベルに
切り替える遅延タイプ方式のリセツトICを用い
ている。
第２図は電源接続端子Vccに入力される電源の
瞬断した場合をも含むONから0FFまでのタイム
チヤートと、それに対応してリセツト回路３が第
２のチツプセレクト端子に出力する信号を示すタ
イムチヤートである。
瞬断した場合をも含むONから0FFまでのタイム
チヤートと、それに対応してリセツト回路３が第
２のチツプセレクト端子に出力する信号を示すタ
イムチヤートである。
次に、第一図、第２図に示すメモリ回路の動作
について説明する。リセツトICを有するリセツ
ト回路は電源電圧がVL（予め定めた低電圧値で電
源電圧がこの値以下であればCPUは全く動作し
ない）以下の電圧では動作せず、その出力端子
OUTは高インピーダンスになり、VLからVHまで
の間は常に「Ｌ」を出力する。電源電圧がVHを
越えて上がり、これを保つている場合、このとき
からtd時間後に、その出力を「Ｈ」とする。即
ち、電源電圧の立ち上がり時、瞬断時、立ち下が
り時リセツト回路３の動作は、立ち上がり時の電
圧がVL以下のときはリセツト回路３は動作しな
いのでバツクアツプ電源により第２のチツプセレ
クト端子は「Ｈ」になつている。次のVLからVH
まではリセツト回路３により第２のチツプセレク
ト端子は「Ｌ」となる。そして電源電圧がVHを
越えるとtd時間後に「Ｈ」となる。また電源が瞬
断し電圧がVH以下になつているときは常に第２
のチツプセレクト端子を「Ｌ」にし、また立ち上
がり時にVH以下になつたとき第２のチツプセレ
クト端子を「Ｌ」とする。即ち、電源電圧が過渡
期の場合は常に第２のチツプセレクト端子を
「Ｌ」としCPUの動作によつて第１のチツプセレ
クト端子がどのような値をとつてもRAM１の動
作を禁止してメモリの内容を保護している。
について説明する。リセツトICを有するリセツ
ト回路は電源電圧がVL（予め定めた低電圧値で電
源電圧がこの値以下であればCPUは全く動作し
ない）以下の電圧では動作せず、その出力端子
OUTは高インピーダンスになり、VLからVHまで
の間は常に「Ｌ」を出力する。電源電圧がVHを
越えて上がり、これを保つている場合、このとき
からtd時間後に、その出力を「Ｈ」とする。即
ち、電源電圧の立ち上がり時、瞬断時、立ち下が
り時リセツト回路３の動作は、立ち上がり時の電
圧がVL以下のときはリセツト回路３は動作しな
いのでバツクアツプ電源により第２のチツプセレ
クト端子は「Ｈ」になつている。次のVLからVH
まではリセツト回路３により第２のチツプセレク
ト端子は「Ｌ」となる。そして電源電圧がVHを
越えるとtd時間後に「Ｈ」となる。また電源が瞬
断し電圧がVH以下になつているときは常に第２
のチツプセレクト端子を「Ｌ」にし、また立ち上
がり時にVH以下になつたとき第２のチツプセレ
クト端子を「Ｌ」とする。即ち、電源電圧が過渡
期の場合は常に第２のチツプセレクト端子を
「Ｌ」としCPUの動作によつて第１のチツプセレ
クト端子がどのような値をとつてもRAM１の動
作を禁止してメモリの内容を保護している。
この考案は以上説明したとおり、既存のリセツ
トICを応用することにより回路構成が複雑にな
らず、安価で、電源立ち上がり時、立ち下がり
時、瞬断時においても、確実にメモリの内容を保
護するメモリ回路を得られるという効果がある。
トICを応用することにより回路構成が複雑にな
らず、安価で、電源立ち上がり時、立ち下がり
時、瞬断時においても、確実にメモリの内容を保
護するメモリ回路を得られるという効果がある。
第１図は、この考案の一実施例を示す回路図、
第２図は、この考案による電源電圧と第２のチツ
プセレクト端子の信号変化を示すタイムチヤー
ト、第３図は、従来のメモリ回路の一例を示す回
路図、第４図は、電源をON／OFFする場合の電
圧の変化を示すタイムチヤート。 １はRAM、２は電源回路、３はリセツト回
路、Ｓ１，Ｓ２は、それぞれ第１及び第２のチツ
プセレクト端子、WEは書き込み制御入力端子で
ある。なお、各図中同一符号は同一又は相当部分
を示す。
第２図は、この考案による電源電圧と第２のチツ
プセレクト端子の信号変化を示すタイムチヤー
ト、第３図は、従来のメモリ回路の一例を示す回
路図、第４図は、電源をON／OFFする場合の電
圧の変化を示すタイムチヤート。 １はRAM、２は電源回路、３はリセツト回
路、Ｓ１，Ｓ２は、それぞれ第１及び第２のチツ
プセレクト端子、WEは書き込み制御入力端子で
ある。なお、各図中同一符号は同一又は相当部分
を示す。
Claims (1)
- 【実用新案登録請求の範囲】 CPU（中央処理装置）からの制御によつて読み
出し及び書き込みが行われ、電源断の場合は電池
電源によつてその記憶内容を保持することが可能
なバツテリ・バツクアツプ回路を有し、上記
CPUからの当該チツプを選択するチツプセレク
ト信号が入力される第１のチツプセレクト端子の
他に第２のチツプセレクト端子を備え、この第２
のチツプセレクト端子の電圧が「Ｌ」レベルの時
は動作が禁止されるメモリ回路において、 上記バツテリ・バツクアツプ回路を有する電源
から高抵抗を経て上記第２のチツプセレクト端子
へ「Ｈ」レベルの電圧を与える手段、 上記CPUの正常動作が保証される電源電圧の
下限をVH、上記CPUが動作可能な電源電圧の下
限をVLとするとき、上記CPUと同一の電源に接
続され、この電源の電圧がVL以上VH以下の範囲
ではその出力端子の電圧が「Ｌ」レベルに固定さ
れ、上記電源の電圧がVLよりも低い場合は上記
出力端子のインピーダンスを高インピーダンスに
保ち、上記電源の電圧がVHより低い値からVHを
超えた場合はVHを超えた時点から所定遅延時間
の後から上記電源の電圧がVH以上に保たれる間
上記出力端子に「Ｈ」レベルの電圧を出力するリ
セツト回路、 を備えこのリセツト回路の出力端子を上記第２の
チツプセレクト端子に接続することによりメモリ
保護回路を構成することを特徴とするメモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986138123U JPH0430720Y2 (ja) | 1986-09-09 | 1986-09-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986138123U JPH0430720Y2 (ja) | 1986-09-09 | 1986-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6344296U JPS6344296U (ja) | 1988-03-24 |
| JPH0430720Y2 true JPH0430720Y2 (ja) | 1992-07-23 |
Family
ID=31042819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986138123U Expired JPH0430720Y2 (ja) | 1986-09-09 | 1986-09-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430720Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141366A (ja) * | 1988-11-21 | 1990-05-30 | Toyoda Mach Works Ltd | リザーバ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122766A (ja) * | 1984-11-20 | 1986-06-10 | Oki Electric Ind Co Ltd | メモリバツクアツプ用電源監視回路 |
| JPS61228545A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | メモリ保護回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984642U (ja) * | 1982-11-27 | 1984-06-07 | 松下冷機株式会社 | 半導体メモリのデ−タ内容保護回路 |
| JPS59130297U (ja) * | 1983-02-19 | 1984-09-01 | 株式会社日本テクナ−ト | メモリバツクアツプ回路 |
-
1986
- 1986-09-09 JP JP1986138123U patent/JPH0430720Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122766A (ja) * | 1984-11-20 | 1986-06-10 | Oki Electric Ind Co Ltd | メモリバツクアツプ用電源監視回路 |
| JPS61228545A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | メモリ保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6344296U (ja) | 1988-03-24 |
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