JPS61122766A - メモリバツクアツプ用電源監視回路 - Google Patents
メモリバツクアツプ用電源監視回路Info
- Publication number
- JPS61122766A JPS61122766A JP59243194A JP24319484A JPS61122766A JP S61122766 A JPS61122766 A JP S61122766A JP 59243194 A JP59243194 A JP 59243194A JP 24319484 A JP24319484 A JP 24319484A JP S61122766 A JPS61122766 A JP S61122766A
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- JP
- Japan
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- circuit
- voltage
- power supply
- chip select
- select signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスタティックＲＡＭの電源０Ｎ１０ＦＦ時にお
ける記憶情報の保持を確実にするためのメモリバックア
ップ用電源監視回路に関するものである。
ける記憶情報の保持を確実にするためのメモリバックア
ップ用電源監視回路に関するものである。
（従来技術）
第２図は従来におけるメモリバックアップ回路の構成例
を示す回路図であり、第３図は該従来の回路におけるＲ
ＡＭ １のチップセレクト信号Ｃ８の動作を説明するだ
めの波形図である。第３図（、）の波形は電源０Ｎ１０
ＦＦ時の一般的なスタティックＲＡＭの電源の状態を示
し、第３図（ｂ）は第３図（、）に対応したスタティッ
クＲＡＭのチップセレクト信号の条件を示す。これによ
ると、電源がＯＦＦになる時のチップセレクト信号Ｃ８
のセットマツプ時間ｔｓＵ（チップセレクト信号Ｃ８が
ＬＯＷと判断される基準レベル■１Ｌに達してか゛らス
タテックＲＡＭの電源電圧が４，５■に降下するまでの
時間）が規定されており、この最小時間は０・ｎ８とな
っている。
を示す回路図であり、第３図は該従来の回路におけるＲ
ＡＭ １のチップセレクト信号Ｃ８の動作を説明するだ
めの波形図である。第３図（、）の波形は電源０Ｎ１０
ＦＦ時の一般的なスタティックＲＡＭの電源の状態を示
し、第３図（ｂ）は第３図（、）に対応したスタティッ
クＲＡＭのチップセレクト信号の条件を示す。これによ
ると、電源がＯＦＦになる時のチップセレクト信号Ｃ８
のセットマツプ時間ｔｓＵ（チップセレクト信号Ｃ８が
ＬＯＷと判断される基準レベル■１Ｌに達してか゛らス
タテックＲＡＭの電源電圧が４，５■に降下するまでの
時間）が規定されており、この最小時間は０・ｎ８とな
っている。
又電源がＯＮになる時にはホールド時間ｔＲ（スタテッ
クＲＡＭの電源電圧が４，５Ｖに達してからチップセレ
クト信号がＬｏｗと判断される基準レベルｖ１Ｌ以上に
達する迄の時間）が規定されていて、最小時間がそのＲ
ＡＭのリードサイクル時間（例え所 ば２００ ｎｓ ）となっている。そして電源がＯＦＦ
？は波形（ｂ）はＬＯＷレベルに固定されて（・る。
クＲＡＭの電源電圧が４，５Ｖに達してからチップセレ
クト信号がＬｏｗと判断される基準レベルｖ１Ｌ以上に
達する迄の時間）が規定されていて、最小時間がそのＲ
ＡＭのリードサイクル時間（例え所 ば２００ ｎｓ ）となっている。そして電源がＯＦＦ
？は波形（ｂ）はＬＯＷレベルに固定されて（・る。
以上の規定された範囲内であればデータの保持が確保さ
れることを第３図（、） （ｂ）の波形図は示している
。
れることを第３図（、） （ｂ）の波形図は示している
。
次に第２図の回路の動作を説明する。第３図（ａ）ダイ
オードＤ１の両端子間の電圧１■Ｆｌとほぼ等しいとす
ると、トランジスタＱ１がＯＦＦ してチップセレクト
信号Ｃ８がＬｏｗレベルになる条件はｖｃｃ＜ＶＢとな
る。ここでｖＣＣは一般的には＋５ｖ電源、■、はバッ
チＩＪ −ＢＡＴ １の電圧を示す。したがってＳ第３
図の波形（ｃ）は第２図の回路におけるＲＡＭ １のチ
ップセレクト信号Ｃ８の動作を示すが、セットアツプ時
間ｔｓｕは波形（ａ）が４．５Ｖを降下した時点を規定
しているため、バッチＩＪ −ＢＡＴ １の電圧Ｖ。
オードＤ１の両端子間の電圧１■Ｆｌとほぼ等しいとす
ると、トランジスタＱ１がＯＦＦ してチップセレクト
信号Ｃ８がＬｏｗレベルになる条件はｖｃｃ＜ＶＢとな
る。ここでｖＣＣは一般的には＋５ｖ電源、■、はバッ
チＩＪ −ＢＡＴ １の電圧を示す。したがってＳ第３
図の波形（ｃ）は第２図の回路におけるＲＡＭ １のチ
ップセレクト信号Ｃ８の動作を示すが、セットアツプ時
間ｔｓｕは波形（ａ）が４．５Ｖを降下した時点を規定
しているため、バッチＩＪ −ＢＡＴ １の電圧Ｖ。
が４．５Ｖ以上ないと前記のセットアツプ時間ｔｓＵの
規格を満足できない。
規格を満足できない。
次に第２図波形（、）の電源がＯＦＦ’からＯＮになる
時点においてコンデンサＣＩがバッチＩＪ −ＢＡＴ
１により充電されていてＶＣＣが上昇すると、トランジ
スタＱ２がＯＮＬ、コンデンサＣＩの電荷は抵抗Ｒ４−
トランジスタＱ２を通して放電を開始する。
時点においてコンデンサＣＩがバッチＩＪ −ＢＡＴ
１により充電されていてＶＣＣが上昇すると、トランジ
スタＱ２がＯＮＬ、コンデンサＣＩの電荷は抵抗Ｒ４−
トランジスタＱ２を通して放電を開始する。
このときｖｃｃがバッテリー電圧Ｖ、を越えてトランジ
スタＱ１がＯＮになろうとしてもコンデンサＣ１の電荷
でトランジスタＱ１のベース−エミッタ間電圧ｖｂ８が
逆バイアスされているため、電荷が抵抗Ｒ４−）ランジ
スタＱ２を通して抜けるまでトランジスタＱ１はＯＮで
きない。このため、第３図の波形（ｃ）では時定数τを
ＣＩ、Ｒ４の選択によって決めているため、ホールド時
間ｔＲの規格については満足している。
スタＱ１がＯＮになろうとしてもコンデンサＣ１の電荷
でトランジスタＱ１のベース−エミッタ間電圧ｖｂ８が
逆バイアスされているため、電荷が抵抗Ｒ４−）ランジ
スタＱ２を通して抜けるまでトランジスタＱ１はＯＮで
きない。このため、第３図の波形（ｃ）では時定数τを
ＣＩ、Ｒ４の選択によって決めているため、ホールド時
間ｔＲの規格については満足している。
（発明が解決しようとする問題点）
しかしながら上記構成の回路ではセットアツプ時ｔｓ、
Ｊの規格を満足するためには、少なくともバッテリー電
圧Ｖ、を４．５Ｖ以上で５ｖ以下に設定しなくてはなら
ず、又設定ができてもセットアツプ時間ｔｓＵのマージ
ンがない為に温度変化、電源電圧変動等に弱いという問
題点があった。
Ｊの規格を満足するためには、少なくともバッテリー電
圧Ｖ、を４．５Ｖ以上で５ｖ以下に設定しなくてはなら
ず、又設定ができてもセットアツプ時間ｔｓＵのマージ
ンがない為に温度変化、電源電圧変動等に弱いという問
題点があった。
本発明は、以上述べた従来回路におけるバッテリー電圧
幅が狭く、セットアツプ時間ｔｓｏに対すすマーノンが
少ないと（・った問題点を除去し、温度変化、電源電圧
変動等に対して安定な回路を提供することを目的とする
ものである。
幅が狭く、セットアツプ時間ｔｓｏに対すすマーノンが
少ないと（・った問題点を除去し、温度変化、電源電圧
変動等に対して安定な回路を提供することを目的とする
ものである。
（問題点を解決する為の手段）
本発明は、スタティックＲＡＭのバックアップ用電源監
視回路に、電源回路の１次側の入力電圧を監視する手段
と、該監視する手段の出力信号とスタティックＲＡＭの
チップセレクト信号を入力として前記スタティックＲＡ
Ｍの実際のチップセレクト制御信号を出力となすアンド
回路とを設けて上記問題点を解決するものである。
視回路に、電源回路の１次側の入力電圧を監視する手段
と、該監視する手段の出力信号とスタティックＲＡＭの
チップセレクト信号を入力として前記スタティックＲＡ
Ｍの実際のチップセレクト制御信号を出力となすアンド
回路とを設けて上記問題点を解決するものである。
（作用）
本発明をこのような構成としたことにより、電源回路の
１次側の入力電圧が一定電圧以上になった場合に監視手
段が検出し、これによってＣＰＵかも出力されているチ
ップセレクト信号を禁止することができるのである。又
、電源をＯＦＦからＯＮにする場合においても、監視手
段が電源回路の１次側入力電圧が一定電圧以上になった
ことを検出し、この検出信号によってチップセレクト信
号なダートして実際のチップセレクト制御信号とするも
のである。その結果、スタティックＲＡＭの定格を余裕
をもって満足でき、メモリ内容の破壊を防ぐことができ
るのである。
１次側の入力電圧が一定電圧以上になった場合に監視手
段が検出し、これによってＣＰＵかも出力されているチ
ップセレクト信号を禁止することができるのである。又
、電源をＯＦＦからＯＮにする場合においても、監視手
段が電源回路の１次側入力電圧が一定電圧以上になった
ことを検出し、この検出信号によってチップセレクト信
号なダートして実際のチップセレクト制御信号とするも
のである。その結果、スタティックＲＡＭの定格を余裕
をもって満足でき、メモリ内容の破壊を防ぐことができ
るのである。
（実施例）
第１図は本発明の実施例による回路図であり、１１は直
流電源、１２は安定化回路、１３はアンド回路、１４は
ＲＡＭ、 Ｄ Ｉ Ｊはダイオード、Ｑｌｌはトランジ
スタ、ＢＡＴ７Ｚはバッテリーである。直流電源１１の
出力は安定化回路１２に接続され、その２次側の出力電
圧ｖｃｃ５ｖとなシ、各部の電源となる。安定化回路１
２０１次側は抵抗Ｒ１１゜Ｒ１，？を介してアースと接
続され、該抵抗によって分圧された点Ａにはツェナダイ
オードＤｌｌ、抵抗Ｒ１３、トランジスタＱｌｌが接続
されている。トランジスタＱｌｌのエミッタからアース
間に抵抗Ｒ１４゜Ｒ１５が接続され、該抵抗によって分
圧された点Ｂがアンド回路１３の一方の入力となってい
る。又アンド回路１３の他方の入力にはチップセレクト
信号ＳＣＩ （これはＣＰＵからのオリジナルなセレク
ト信号である）が接続され、出力側は実際のチップセレ
クト信号Ｃ８２となってＲＡＭ１４のＣ８端子に接続さ
れている。この回路の各図の波形を第４図囚、 （Ｂ）
、 （Ｃ）に示す。波形図は安定化回路１２０１次側
の電圧出力、波形中）は安定化回路１２０２次側の電圧
出力、波形働はアンド回路１３の出力電圧でチップセレ
クト信号Ｃ８２である。電源０８時の各部の電圧は次の
ようになる。トランジスタＱｌｌのコレクタ電圧は５ｖ
で、エミッタ電圧はトランジスタＱｌｌが飽和領域のた
めほぼ５ｖが出力している。ベース電圧はエミッタ電圧
より約０．６ｖ高い５．６ｖになっている。このとき、
第１図の点ＡがツェナーダイオードＤｌｌのツェナ電圧
より低い電圧になるように安定化回路１２の１次側を抵
抗Ｒ１１と抵抗Ｒ１２で分圧する。例えば、ツェナーダ
イオードＤｌｌがツェナー電圧４ｖのとき、ベース電圧
＋ツェナー電圧は５．６ Ｖ ＝ ９．６ Ｖなので点
Ａはそれ以下に設定する。
流電源、１２は安定化回路、１３はアンド回路、１４は
ＲＡＭ、 Ｄ Ｉ Ｊはダイオード、Ｑｌｌはトランジ
スタ、ＢＡＴ７Ｚはバッテリーである。直流電源１１の
出力は安定化回路１２に接続され、その２次側の出力電
圧ｖｃｃ５ｖとなシ、各部の電源となる。安定化回路１
２０１次側は抵抗Ｒ１１゜Ｒ１，？を介してアースと接
続され、該抵抗によって分圧された点Ａにはツェナダイ
オードＤｌｌ、抵抗Ｒ１３、トランジスタＱｌｌが接続
されている。トランジスタＱｌｌのエミッタからアース
間に抵抗Ｒ１４゜Ｒ１５が接続され、該抵抗によって分
圧された点Ｂがアンド回路１３の一方の入力となってい
る。又アンド回路１３の他方の入力にはチップセレクト
信号ＳＣＩ （これはＣＰＵからのオリジナルなセレク
ト信号である）が接続され、出力側は実際のチップセレ
クト信号Ｃ８２となってＲＡＭ１４のＣ８端子に接続さ
れている。この回路の各図の波形を第４図囚、 （Ｂ）
、 （Ｃ）に示す。波形図は安定化回路１２０１次側
の電圧出力、波形中）は安定化回路１２０２次側の電圧
出力、波形働はアンド回路１３の出力電圧でチップセレ
クト信号Ｃ８２である。電源０８時の各部の電圧は次の
ようになる。トランジスタＱｌｌのコレクタ電圧は５ｖ
で、エミッタ電圧はトランジスタＱｌｌが飽和領域のた
めほぼ５ｖが出力している。ベース電圧はエミッタ電圧
より約０．６ｖ高い５．６ｖになっている。このとき、
第１図の点ＡがツェナーダイオードＤｌｌのツェナ電圧
より低い電圧になるように安定化回路１２の１次側を抵
抗Ｒ１１と抵抗Ｒ１２で分圧する。例えば、ツェナーダ
イオードＤｌｌがツェナー電圧４ｖのとき、ベース電圧
＋ツェナー電圧は５．６ Ｖ ＝ ９．６ Ｖなので点
Ａはそれ以下に設定する。
次に第１図の回路の動作を第４図の波形図を用いて説明
する。直流電源１１がＯＮからＯＦＦになる時点では、
波形図の電圧が序々に降下して約８Ｖになると、ツェナ
ーダイオードＤｌｌの電圧降下が２〜３ｖになり、トラ
ンジスタＱｌｌのベースに流れ込む電流が少なくなり、
飽和領域から活性領域へと移動を始める。そしてついに
ツェナーダイオードＤｌｌがＯＦＦ してトランジスタ
ＱｌｌもＯＦＦ Ｌ、第１図の点Ｂはロウレベルとなる
。このため、アンド回路１３の出力であるチップセレク
ト信号Ｃ８２が第４図波形Ｃ）で示すようにロウレベル
となる。又、この時、第４図の波形図が更に降下して約
６ｖになると、安定化回路１２０２次側では電圧５ｖを
確保できず、第４図波形（Ｂ） Ｋ示すように電圧が下
がり始める。波形（Ｂ）が４．５ｖになった時点と、チ
ップセレクト信号Ｃ８２０波形（Ｃ）の電圧がロウレベ
ルの基準値ｖ！Ｌ以下になった時点との時間がセットア
ツプ時間ｔＳＵとなるが、本実施例ではこのセットアツ
プ時間ｔＳＵは４５ ｍｓ （実測値）となり、従来技
術の場合に対して充分な余裕があることが分かる。
する。直流電源１１がＯＮからＯＦＦになる時点では、
波形図の電圧が序々に降下して約８Ｖになると、ツェナ
ーダイオードＤｌｌの電圧降下が２〜３ｖになり、トラ
ンジスタＱｌｌのベースに流れ込む電流が少なくなり、
飽和領域から活性領域へと移動を始める。そしてついに
ツェナーダイオードＤｌｌがＯＦＦ してトランジスタ
ＱｌｌもＯＦＦ Ｌ、第１図の点Ｂはロウレベルとなる
。このため、アンド回路１３の出力であるチップセレク
ト信号Ｃ８２が第４図波形Ｃ）で示すようにロウレベル
となる。又、この時、第４図の波形図が更に降下して約
６ｖになると、安定化回路１２０２次側では電圧５ｖを
確保できず、第４図波形（Ｂ） Ｋ示すように電圧が下
がり始める。波形（Ｂ）が４．５ｖになった時点と、チ
ップセレクト信号Ｃ８２０波形（Ｃ）の電圧がロウレベ
ルの基準値ｖ！Ｌ以下になった時点との時間がセットア
ツプ時間ｔＳＵとなるが、本実施例ではこのセットアツ
プ時間ｔＳＵは４５ ｍｓ （実測値）となり、従来技
術の場合に対して充分な余裕があることが分かる。
次に直流電源１１がＯＦＦからＯＮになる時点では、第
４図の波形図の電圧が序々に上昇して約６Ｖになると安
定化回路１２が２次側に５ｖを出力し、続いて波形（４
）の電圧が８ｖになると、ツェナーダイオードＤｌｌと
トランジスタＱｌｌがＯＮとなる。トランジスタＱｌｌ
のエミッタ電圧を抵抗Ｒ１４と抵抗Ｒ１５とで分圧して
いるので、この点Ｂの電圧が上昇してアンド回路１３の
入力のスレッシュホールド電圧に達すると、チップセレ
クト信号Ｃ５Ｉがハイレベルの場合はアンド回路１３の
出力であるチップセレクト信号Ｃ８２はハイレベルとな
る。（第４図波形（Ｃ））第４図の波形（Ｂ）が４．５
ｖに上昇した時点と、第４図の波形（Ｃ）のチップセレ
クト信号Ｃ８２がｖｌＬに達するまでの時間がホールド
時間ｔＲとして規定されているが、本実施例ではこの時
間は約２０ ｍｓ （実測値）となり、リードサイクル
時間（例えば２００ｎｓ）以上という規格に対して充分
な余裕を持っている。又この実施例ではパン、テリＢＡ
Ｔ Ｉ Ｉの出力を従来技術のように利用していないた
め、バッチ！Ｊ −ＢＡＴ １１の電圧はＲＡＭ １４
のデータ保持電源電圧の最低規格以上であればよ−）。
４図の波形図の電圧が序々に上昇して約６Ｖになると安
定化回路１２が２次側に５ｖを出力し、続いて波形（４
）の電圧が８ｖになると、ツェナーダイオードＤｌｌと
トランジスタＱｌｌがＯＮとなる。トランジスタＱｌｌ
のエミッタ電圧を抵抗Ｒ１４と抵抗Ｒ１５とで分圧して
いるので、この点Ｂの電圧が上昇してアンド回路１３の
入力のスレッシュホールド電圧に達すると、チップセレ
クト信号Ｃ５Ｉがハイレベルの場合はアンド回路１３の
出力であるチップセレクト信号Ｃ８２はハイレベルとな
る。（第４図波形（Ｃ））第４図の波形（Ｂ）が４．５
ｖに上昇した時点と、第４図の波形（Ｃ）のチップセレ
クト信号Ｃ８２がｖｌＬに達するまでの時間がホールド
時間ｔＲとして規定されているが、本実施例ではこの時
間は約２０ ｍｓ （実測値）となり、リードサイクル
時間（例えば２００ｎｓ）以上という規格に対して充分
な余裕を持っている。又この実施例ではパン、テリＢＡ
Ｔ Ｉ Ｉの出力を従来技術のように利用していないた
め、バッチ！Ｊ −ＢＡＴ １１の電圧はＲＡＭ １４
のデータ保持電源電圧の最低規格以上であればよ−）。
以上説明したように、本実施例では電源の０Ｎ１０ＦＦ
に変化する時の情報を直流電源１１の出方、すなわち安
定化回路１２０１次側から得ており、又その情報により
ツェナーダイオードＤｌｌをスイッチングさせ、（すな
わちツェナーダイオードＤｌｌに印加する電圧をツェナ
ー電圧以下に設定して、その情報の変化に対して敏感に
スイッチングするようにし）そのスイッチングによりト
ランジスタＱｌｌを０Ｎ１０ＦＦ Ｌ、てＲＡＭ１４１
７）制御信号（７） ＣＳ２信号を制御してＲＡＭ１４
の記憶情報の破壊を防いでいる。
に変化する時の情報を直流電源１１の出方、すなわち安
定化回路１２０１次側から得ており、又その情報により
ツェナーダイオードＤｌｌをスイッチングさせ、（すな
わちツェナーダイオードＤｌｌに印加する電圧をツェナ
ー電圧以下に設定して、その情報の変化に対して敏感に
スイッチングするようにし）そのスイッチングによりト
ランジスタＱｌｌを０Ｎ１０ＦＦ Ｌ、てＲＡＭ１４１
７）制御信号（７） ＣＳ２信号を制御してＲＡＭ１４
の記憶情報の破壊を防いでいる。
本実施例によればセットマッグ時間ｔＳＵの最低時間が
Ｑｎｓと規格されているのに対して４５ｍ５ととなり、
又、ホールド時間ｔＲも最低時間がリードサイクル（例
えば２００ｎｓ）と規格されているのに対して２０ ｍ
ｓと大幅に余裕を持っていることがわかる。従って、温
度変化、電源電圧変動等に対しても充分に安定な動作を
することが明らかである。
Ｑｎｓと規格されているのに対して４５ｍ５ととなり、
又、ホールド時間ｔＲも最低時間がリードサイクル（例
えば２００ｎｓ）と規格されているのに対して２０ ｍ
ｓと大幅に余裕を持っていることがわかる。従って、温
度変化、電源電圧変動等に対しても充分に安定な動作を
することが明らかである。
（発明の効果） −
以上説明したように、本発明のメモリパソクアノデ用電
源監視回路によれば、セノトアノグ時間とホールド時間
の規格値に対して相当の余裕がある為に、温度変化、電
源電圧変動等に対しても充分に安定な動作をすることが
できる利点を有する。
源監視回路によれば、セノトアノグ時間とホールド時間
の規格値に対して相当の余裕がある為に、温度変化、電
源電圧変動等に対しても充分に安定な動作をすることが
できる利点を有する。
又従来回路のようにバッテリの出力を利用していない為
、バッテリーの電圧は停電時におけるＲＡＭのデータ保
持電源電圧の最低規格以上であれば良い利点を有する。
、バッテリーの電圧は停電時におけるＲＡＭのデータ保
持電源電圧の最低規格以上であれば良い利点を有する。
第１図は本発明の実施例による回路図、第２図は従来の
メモリバンクアップ回路の構成例を示す回路図、第３図
は第２図の従来回路におけるＲＡＭ １のチップセレク
ト信号Ｃ８の動作を説明するための波形図、第４図は第
１図の回路図におけるＲＡＭ１４の制御を説明するため
の波形図である。 １ノ・・・直流電源、１２・・・安定化回路、１３・・
・アンド回路、１，１４・・・ＲＡＭ、 Ｑ １ 、
Ｑ２． Ｑｌｌ・・・トランジスタ、ＤＪ・・ダイオー
ド、ＤＪノ・・・ツェナーダイオード、ＢＡＴ １ 、
ＢＡＴ １１・・・バッテリー。 第１図 第２図 １−ＶＦ−＝−１ 第３図 第４図 １、事件の表示 昭和５９年 特 許 願第２４３１９４号２、発明の名
称 メモリパックアッグ用電源監視回路 ３、補正をする者 事件との関係 特 許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７査１２
号５、補正の対象 明細書中「特許請求の範囲」の欄及
び［発明の詳細な説明」の欄 ６、 補正の内容 （１）明細書中「特許請求の範囲」の欄を別紙のとおり
補正する。 （２）同書第２画筆ｉｏ行目に「セットマツプ時間」と
あるのを「セットアツプ時間」と補正する。 （３） 同書第４頁１３行目、第１４行目に「セット
アツプ時ｔｓｕの」とあるのを「セットアツプ時間ｔｓ
ｕの」と補正する。 （４）同書第６頁第２行目に「スタティックＲＡＭＪと
あるのを「スタティックＲＡＭ Ｊと補正する。 （５）同書同頁第８行目に「Ｄｌｌはダイオード、」と
あるのをｒＤｌ １はツェナーダイオード、」と補正す
る。 （６）同書同頁第１１行目に「出力電圧ｖｃｃ５ｖとな
り」とあるのを「出力電圧Ｖ。Ｃは５ｖとなり」と補正
する。 （７）同書同頁第１４行目に「ツェナダイオードＤｌｌ
、」とあるのを［ツェナーダイオードＤｌｌ、」と補正
する。 （８） 同書同頁第２０行目に［信号ＳＣＩ Ｊとあ
るのを「信号Ｃ３ｌＪと補正する。 （９） 同書第７頁第１３行目に、「ツェナ電圧」と
あるのを「ツェナー電圧」と補正する。 α１ 同書同頁第１７行目に［電圧は５．６ Ｖ＝ ９
．６ Ｖ Ｊとあるのを［電圧は５．６Ｖ＋４ｖ＝９．
６Ｖ Ｊと補正する。 αη 同書第１Ｏ頁第１２行目に「セットマツプ時間ｔ
ｓｕ Ｊとあるのを「セットアツプ時間ｔｓｕ Ｊと補
正する。 以 上 別 紙 特許請求の範囲 スタティックＲＡＭのバックアップ用電源監視回路にお
いて、電源回路の１次側の入力電圧を監視する手段と、
該監視する手段の出力信号とスタティックＲＡＭのチッ
グセレクト信号を入力として前記スタティックＲＡＭの
実際のチップセレクト制御信号を出力となすアンド回路
とを設けて、前記電源回路の１次側の入力端子が一定行
圧以下になったことを検出した場合に前記実際のチップ
セレクト制＋ｉ１１ハ号を禁止してメモリ内容の破壊を
防ぐことを特徴とするメモリバノクアッグ用電源監視回
路。
メモリバンクアップ回路の構成例を示す回路図、第３図
は第２図の従来回路におけるＲＡＭ １のチップセレク
ト信号Ｃ８の動作を説明するための波形図、第４図は第
１図の回路図におけるＲＡＭ１４の制御を説明するため
の波形図である。 １ノ・・・直流電源、１２・・・安定化回路、１３・・
・アンド回路、１，１４・・・ＲＡＭ、 Ｑ １ 、
Ｑ２． Ｑｌｌ・・・トランジスタ、ＤＪ・・ダイオー
ド、ＤＪノ・・・ツェナーダイオード、ＢＡＴ １ 、
ＢＡＴ １１・・・バッテリー。 第１図 第２図 １−ＶＦ−＝−１ 第３図 第４図 １、事件の表示 昭和５９年 特 許 願第２４３１９４号２、発明の名
称 メモリパックアッグ用電源監視回路 ３、補正をする者 事件との関係 特 許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７査１２
号５、補正の対象 明細書中「特許請求の範囲」の欄及
び［発明の詳細な説明」の欄 ６、 補正の内容 （１）明細書中「特許請求の範囲」の欄を別紙のとおり
補正する。 （２）同書第２画筆ｉｏ行目に「セットマツプ時間」と
あるのを「セットアツプ時間」と補正する。 （３） 同書第４頁１３行目、第１４行目に「セット
アツプ時ｔｓｕの」とあるのを「セットアツプ時間ｔｓ
ｕの」と補正する。 （４）同書第６頁第２行目に「スタティックＲＡＭＪと
あるのを「スタティックＲＡＭ Ｊと補正する。 （５）同書同頁第８行目に「Ｄｌｌはダイオード、」と
あるのをｒＤｌ １はツェナーダイオード、」と補正す
る。 （６）同書同頁第１１行目に「出力電圧ｖｃｃ５ｖとな
り」とあるのを「出力電圧Ｖ。Ｃは５ｖとなり」と補正
する。 （７）同書同頁第１４行目に「ツェナダイオードＤｌｌ
、」とあるのを［ツェナーダイオードＤｌｌ、」と補正
する。 （８） 同書同頁第２０行目に［信号ＳＣＩ Ｊとあ
るのを「信号Ｃ３ｌＪと補正する。 （９） 同書第７頁第１３行目に、「ツェナ電圧」と
あるのを「ツェナー電圧」と補正する。 α１ 同書同頁第１７行目に［電圧は５．６ Ｖ＝ ９
．６ Ｖ Ｊとあるのを［電圧は５．６Ｖ＋４ｖ＝９．
６Ｖ Ｊと補正する。 αη 同書第１Ｏ頁第１２行目に「セットマツプ時間ｔ
ｓｕ Ｊとあるのを「セットアツプ時間ｔｓｕ Ｊと補
正する。 以 上 別 紙 特許請求の範囲 スタティックＲＡＭのバックアップ用電源監視回路にお
いて、電源回路の１次側の入力電圧を監視する手段と、
該監視する手段の出力信号とスタティックＲＡＭのチッ
グセレクト信号を入力として前記スタティックＲＡＭの
実際のチップセレクト制御信号を出力となすアンド回路
とを設けて、前記電源回路の１次側の入力端子が一定行
圧以下になったことを検出した場合に前記実際のチップ
セレクト制＋ｉ１１ハ号を禁止してメモリ内容の破壊を
防ぐことを特徴とするメモリバノクアッグ用電源監視回
路。
Claims (1)
- スタチィックＲＡＭのバックアップ用電源監視回路にお
いて、電源回路の１次側の入力電圧を監視する手段と、
該監視する手段の出力信号とスタティックＲＡＭのチッ
プセレクト信号を入力として前記スタティックＲＡＭの
実際のチップセレクト制御信号を出力となすアンド回路
とを設けて、前記電源回路の１次側の入力電圧が一定電
圧以下になったことを検出した場合に前記実際のチップ
セレクト制御信号を禁止してメモリ内容の破壊を防ぐこ
とを特徴とするメモリバックアップ用電源監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243194A JPS61122766A (ja) | 1984-11-20 | 1984-11-20 | メモリバツクアツプ用電源監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243194A JPS61122766A (ja) | 1984-11-20 | 1984-11-20 | メモリバツクアツプ用電源監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61122766A true JPS61122766A (ja) | 1986-06-10 |
Family
ID=17100229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243194A Pending JPS61122766A (ja) | 1984-11-20 | 1984-11-20 | メモリバツクアツプ用電源監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344296U (ja) * | 1986-09-09 | 1988-03-24 | ||
| JPS63130823U (ja) * | 1987-02-18 | 1988-08-26 | ||
| JPH01181114A (ja) * | 1988-01-14 | 1989-07-19 | Sanyo Electric Co Ltd | マイクロコンピュータの動作電圧発生回路 |
-
1984
- 1984-11-20 JP JP59243194A patent/JPS61122766A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344296U (ja) * | 1986-09-09 | 1988-03-24 | ||
| JPH0430720Y2 (ja) * | 1986-09-09 | 1992-07-23 | ||
| JPS63130823U (ja) * | 1987-02-18 | 1988-08-26 | ||
| JPH01181114A (ja) * | 1988-01-14 | 1989-07-19 | Sanyo Electric Co Ltd | マイクロコンピュータの動作電圧発生回路 |
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