JPS595325A - メモリ保持電圧検出回路 - Google Patents
メモリ保持電圧検出回路Info
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- JPS595325A JPS595325A JP57115194A JP11519482A JPS595325A JP S595325 A JPS595325 A JP S595325A JP 57115194 A JP57115194 A JP 57115194A JP 11519482 A JP11519482 A JP 11519482A JP S595325 A JPS595325 A JP S595325A
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- JP
- Japan
- Prior art keywords
- voltage
- transistor
- memory
- power supply
- capacitor
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータ等のメモリ回路を有する
電子回路に印加される電源が、メモリ回路のメモリ保持
電圧以下になったことを検出する回路に関し、特にコン
デンサによってバックアップされたものに於いて、停電
からの復帰時にコンデンサの端子電圧がメモリ保持電圧
以上になっているかを検出する回路に関する。
電子回路に印加される電源が、メモリ回路のメモリ保持
電圧以下になったことを検出する回路に関し、特にコン
デンサによってバックアップされたものに於いて、停電
からの復帰時にコンデンサの端子電圧がメモリ保持電圧
以上になっているかを検出する回路に関する。
一般に、マイクロコンビエータ等の電子回路は、電源投
入時に初期設定回路によって、内部回路が初期設定され
る。通常、マイクロコンピュータ等の初期設定は、内部
回路がリセットされると共に、メモリ回路（例えばＲＡ
Ｍ）のデータが所定の値に書き変えられる。従って、停
電があった場合には、記憶されていたデータがすべて消
えてしまう。
入時に初期設定回路によって、内部回路が初期設定され
る。通常、マイクロコンピュータ等の初期設定は、内部
回路がリセットされると共に、メモリ回路（例えばＲＡ
Ｍ）のデータが所定の値に書き変えられる。従って、停
電があった場合には、記憶されていたデータがすべて消
えてしまう。
そこで、メモリ回路の内容をバッテリーあるいは、大容
量のコンデンサでバックアップし、停電時でも記憶され
たデータを保持することが行なわれる。
量のコンデンサでバックアップし、停電時でも記憶され
たデータを保持することが行なわれる。
この場合、マイクロコンピュータ等の動作そのものをバ
ックアップする丸めＫは、マイクロコンピュータ等の動
作電圧以上の電圧でバックアップしなければならないの
で、バックアップのためのパラブリーあるいはコンデン
サが大型になる。また、Ｃ−ＭＯＳのマイクロフンピユ
ータ等に内蔵されるスタティックＲＡＭの場合には、メ
モリの保持電圧が低く、通常ＶＴＦ又ｔｉＶ Ｔ Ｎ
（Ｖ Ｔ ｒｔ′ｉＰチャンネルＭＯ５）ランジスタ、
ＶＴＮＶｉＮチャンネルＭＯ５）ランジスタのスレッシ
運ルド電圧）程度の電ＩｊＡまでデータを保持できるの
で、バックアップ電圧が低くくても良い。ところが、停
電復帰時に、メモリが保持されている罠もかかわらず、
初期設定回路が働くと、保持されたデータが消されてし
まうので、その対策が必要であった。
ックアップする丸めＫは、マイクロコンピュータ等の動
作電圧以上の電圧でバックアップしなければならないの
で、バックアップのためのパラブリーあるいはコンデン
サが大型になる。また、Ｃ−ＭＯＳのマイクロフンピユ
ータ等に内蔵されるスタティックＲＡＭの場合には、メ
モリの保持電圧が低く、通常ＶＴＦ又ｔｉＶ Ｔ Ｎ
（Ｖ Ｔ ｒｔ′ｉＰチャンネルＭＯ５）ランジスタ、
ＶＴＮＶｉＮチャンネルＭＯ５）ランジスタのスレッシ
運ルド電圧）程度の電ＩｊＡまでデータを保持できるの
で、バックアップ電圧が低くくても良い。ところが、停
電復帰時に、メモリが保持されている罠もかかわらず、
初期設定回路が働くと、保持されたデータが消されてし
まうので、その対策が必要であった。
本発明は上述した点に艦みて為されたものであり、電源
電圧を電源とし、各々の入力がたすきがけされる第１及
び第２のトランジスタと、電源電圧の立ち上がり時、第
２のトランジスタを先にオン伏絽とするための回路手段
と、バックアップ用のコンデンサの端子電圧が印加され
、その電圧とメモリ保持電圧とを比較する検出手段と、
第２のトランジスタと０列接続され検出手段によって開
時にバックアップ用のコンＩンサの端子電圧がメモリ保
持層圧以上である場合所定レベルの出力を発生するメモ
リ保持電圧検出回路を提供するものである。以ト図面を
参照して本発明の詳細な説明する。
電圧を電源とし、各々の入力がたすきがけされる第１及
び第２のトランジスタと、電源電圧の立ち上がり時、第
２のトランジスタを先にオン伏絽とするための回路手段
と、バックアップ用のコンデンサの端子電圧が印加され
、その電圧とメモリ保持電圧とを比較する検出手段と、
第２のトランジスタと０列接続され検出手段によって開
時にバックアップ用のコンＩンサの端子電圧がメモリ保
持層圧以上である場合所定レベルの出力を発生するメモ
リ保持電圧検出回路を提供するものである。以ト図面を
参照して本発明の詳細な説明する。
ｖＪ１図は本発明の実施例を示す回路図である。
′４＃トランス（１）の−次側には、商用電源ＡＣ１０
０ｖがＩＬ（Ｊ加され、２次側の比較的低電圧、例えば
６ｖ〜８■程度に変圧された電圧は、整流及び定電圧回
路（２）に印加され、例えば、５．６ｖの直流電圧に変
換され、電源電圧ライン（３）に出力される。
０ｖがＩＬ（Ｊ加され、２次側の比較的低電圧、例えば
６ｖ〜８■程度に変圧された電圧は、整流及び定電圧回
路（２）に印加され、例えば、５．６ｖの直流電圧に変
換され、電源電圧ライン（３）に出力される。
また、′Ｒ電源電圧ライン３）の電圧は逆流防止用ダイ
オード（４）を介してバックアップコンデンサ（６）及
びマイクロコンピユー′夕（６）の電＃端子ＶＤＤに印
加されるが、その電圧は逆流防止用ダイオード（４）の
立ち上がり電圧０，６Ｖ減少した電圧、即ち５．０■と
なっている。
オード（４）を介してバックアップコンデンサ（６）及
びマイクロコンピユー′夕（６）の電＃端子ＶＤＤに印
加されるが、その電圧は逆流防止用ダイオード（４）の
立ち上がり電圧０，６Ｖ減少した電圧、即ち５．０■と
なっている。
電源電圧ライン（３）と接地間には、抵抗Ｒ１と第１の
トランジスタ（７）とが直列接続され、更に抵抗１り４
、ダイオード（ｌＯ）、第６のトランジスタ（９）及び
年２のトランジスタ（８）が直列接続されている。第１
、第２及び第６のトランジスタ（７＋１８＋ｔｌｌｌｉ
ｉ Ｎ Ｐ Ｎ型が用いられ、第１のトランジスタ（７
）のベースには、抵抗Ｒ４とダイオード叫の接続点の電
圧を抵抗Ｒ２及びＲ３で分割した電圧が印加され、−力
、＠２のトランジスタ（８）のベースには、抵抗Ｒ１と
第１のトランジスタ（７）のコレクタとの接続点の電圧
を抵抗Ｒ１！及びＲ６で分割した電圧が印加される。即
ち、第１及び第２のトランジスタ＋７１ ＋８１の各出
力が各々他力の入力に印加さｈる、所謂たすきかけ接続
され、双安定マルチパイプレーク回路を構成している。
トランジスタ（７）とが直列接続され、更に抵抗１り４
、ダイオード（ｌＯ）、第６のトランジスタ（９）及び
年２のトランジスタ（８）が直列接続されている。第１
、第２及び第６のトランジスタ（７＋１８＋ｔｌｌｌｉ
ｉ Ｎ Ｐ Ｎ型が用いられ、第１のトランジスタ（７
）のベースには、抵抗Ｒ４とダイオード叫の接続点の電
圧を抵抗Ｒ２及びＲ３で分割した電圧が印加され、−力
、＠２のトランジスタ（８）のベースには、抵抗Ｒ１と
第１のトランジスタ（７）のコレクタとの接続点の電圧
を抵抗Ｒ１！及びＲ６で分割した電圧が印加される。即
ち、第１及び第２のトランジスタ＋７１ ＋８１の各出
力が各々他力の入力に印加さｈる、所謂たすきかけ接続
され、双安定マルチパイプレーク回路を構成している。
また、抵抗Ｒ１、Ｒ８，Ｒ６と抵抗１り４、Ｒ２、Ｒ３
は、電源電圧の立ちヒが塾時に、第２のトランジスタ（
８）が第１のトランジスタ（７）より先にオン状台とな
る為の回路手段を構成し、第２のトランジスタ（８）の
ベースに印加される電圧が第１のトランジスタ（７）の
ベースに印加される電圧より大きくなる様に１抵抗比を
決定する。本実施例の場合、Ｒ１＝１０にΩ、Ｒｓ＝１
００にΩ、Ｒｅ＝５［ＪＯＫΩとし、−力、Ｒａ＝ｋ＜
ｖ＝Ｒｓ＝１００にΩとし、第１のトランジスタ（７）
のベースには電源電圧の−の電圧、第２のトランジスタ
（８）にＦｉ軍軍事電圧約−の電圧が、立ち上がり時に
印加される様にしている。
は、電源電圧の立ちヒが塾時に、第２のトランジスタ（
８）が第１のトランジスタ（７）より先にオン状台とな
る為の回路手段を構成し、第２のトランジスタ（８）の
ベースに印加される電圧が第１のトランジスタ（７）の
ベースに印加される電圧より大きくなる様に１抵抗比を
決定する。本実施例の場合、Ｒ１＝１０にΩ、Ｒｓ＝１
００にΩ、Ｒｅ＝５［ＪＯＫΩとし、−力、Ｒａ＝ｋ＜
ｖ＝Ｒｓ＝１００にΩとし、第１のトランジスタ（７）
のベースには電源電圧の−の電圧、第２のトランジスタ
（８）にＦｉ軍軍事電圧約−の電圧が、立ち上がり時に
印加される様にしている。
第６のトランジスタ（９）のベースには、バックアップ
コンデンサ（５）の端子電圧が抵抗Ｒ８及び６個のダイ
オードＯりを介して印加され、ベース−エミッタ間には
抵抗Ｒ１が接続されている。３個のダイオード（１１）
はパックアップコンデンｖ（６）の端子電圧かマイクロ
コンピュータ（６）のメモリ保持電圧以下であるか、あ
るいけそれ以とであるかを検出する検出手段であり、ダ
イオード（川の立ち上がり電圧の相と、第３のトランジ
スタ（９）のベース−エミッタ間の立ちＥがり電圧を用
いて、メモリ保持電圧ｆｒ：得ている。例えば、ダイオ
ード（１りの立ち上がり電圧とベースーエミッタ間の立
ち七がり電圧が、共ＫＯ，５２Ｖであるとすると、全体
では２，０８Ｖとなる。〆１ｊち、第２のトランジスタ
（８）がオン状態に於いて、バックアップコンデンサ（
６）の端子電圧が２．０８’／以上であれば、抵抗Ｒ８
及びダイオード（１りを介してベース電流が流れて第３
のトランジスタ（９）がオン状綿になり、−力、２．Ｃ
ｌ８Ｖ以下であるとベース電流が流れず第３のトランジ
スタ（９）ｅ１オン伏廊とはならない。通゛Ｍ、マイク
ロコンピュータ（６）のメモリ保持電圧Ｖよ、メモリ金
構成するＮチャンネルＭＯ３，あるい１よＰチャンネル
ＭＯ８のスレッシマルト電圧程度であり、約２．ＯＶＮ
度となっている。従って、前述の如く、２．０８Ｖを基
準として検出することｅこより、メモリが保持され−Ｃ
いるか百かが検出できる。その出力信号Ｑま第１のトラ
ンジスタ（７）のコレクタ電圧から収り出すレ、マイク
ロコンピュータ（６）の汁、−ルドーリセット端子Ｈ／
ＲＩＣ印加される。
コンデンサ（５）の端子電圧が抵抗Ｒ８及び６個のダイ
オードＯりを介して印加され、ベース−エミッタ間には
抵抗Ｒ１が接続されている。３個のダイオード（１１）
はパックアップコンデンｖ（６）の端子電圧かマイクロ
コンピュータ（６）のメモリ保持電圧以下であるか、あ
るいけそれ以とであるかを検出する検出手段であり、ダ
イオード（川の立ち上がり電圧の相と、第３のトランジ
スタ（９）のベース−エミッタ間の立ちＥがり電圧を用
いて、メモリ保持電圧ｆｒ：得ている。例えば、ダイオ
ード（１りの立ち上がり電圧とベースーエミッタ間の立
ち七がり電圧が、共ＫＯ，５２Ｖであるとすると、全体
では２，０８Ｖとなる。〆１ｊち、第２のトランジスタ
（８）がオン状態に於いて、バックアップコンデンサ（
６）の端子電圧が２．０８’／以上であれば、抵抗Ｒ８
及びダイオード（１りを介してベース電流が流れて第３
のトランジスタ（９）がオン状綿になり、−力、２．Ｃ
ｌ８Ｖ以下であるとベース電流が流れず第３のトランジ
スタ（９）ｅ１オン伏廊とはならない。通゛Ｍ、マイク
ロコンピュータ（６）のメモリ保持電圧Ｖよ、メモリ金
構成するＮチャンネルＭＯ３，あるい１よＰチャンネル
ＭＯ８のスレッシマルト電圧程度であり、約２．ＯＶＮ
度となっている。従って、前述の如く、２．０８Ｖを基
準として検出することｅこより、メモリが保持され−Ｃ
いるか百かが検出できる。その出力信号Ｑま第１のトラ
ンジスタ（７）のコレクタ電圧から収り出すレ、マイク
ロコンピュータ（６）の汁、−ルドーリセット端子Ｈ／
ＲＩＣ印加される。
’５１４３のトランジスタ（９）のコレクタに接続され
るタイオード（１０）は、停電時に於いて、パックアッ
プコンチンツー（５）から抵抗Ｒ８、ダイオード（ＩＩ
）及びベース−コレクタ間全弁して、電源電圧ライン（
３）Ｋ電流が逆流するのを防止するものである。
るタイオード（１０）は、停電時に於いて、パックアッ
プコンチンツー（５）から抵抗Ｒ８、ダイオード（ＩＩ
）及びベース−コレクタ間全弁して、電源電圧ライン（
３）Ｋ電流が逆流するのを防止するものである。
次に、第１図に示された実施例の動作を第２図（ａ）及
び（ｂ）の波形図全参照して説明する。先ず、バックア
ップコンデンサ（５）に電荷が充電されてない場合、時
間【１に於いて、電源が投入されると、電源電圧ライン
（３）の電圧は、第２図（ａ）の実線で示される如く上
昇し、−ま九バックアップコンデンサ（５）の端子電圧
は、その充電、とともに破線の如く上昇する。この場合
、最初の状態では、第１及び第２のトランジスタ（８）
はオフ状態であるので、出力ＶＯＵＴの電圧は第２図（
Ｉ））の如く、電源電圧の立ちｔがりと共に上昇する。
び（ｂ）の波形図全参照して説明する。先ず、バックア
ップコンデンサ（５）に電荷が充電されてない場合、時
間【１に於いて、電源が投入されると、電源電圧ライン
（３）の電圧は、第２図（ａ）の実線で示される如く上
昇し、−ま九バックアップコンデンサ（５）の端子電圧
は、その充電、とともに破線の如く上昇する。この場合
、最初の状態では、第１及び第２のトランジスタ（８）
はオフ状態であるので、出力ＶＯＵＴの電圧は第２図（
Ｉ））の如く、電源電圧の立ちｔがりと共に上昇する。
そして、ｎｔ１述した如く、ｇｇ２のトランジスタ（８
）のベースに印加される電圧は、第１のトランジスタ（
））のベースに印加される電圧より大きいため、第２の
トランジスタ（８）が先にオン状態となる。ところが、
バックアップコンデンサ（５）の端子電圧は基準値２゜
０８Ｖ以下であるため、第６のトランジスタ（９）はオ
フ状終にあり、丁の電圧は接地レベルになる。（第２図
（ｂ）のｔ糞）このとき、第２のトランジスタ（８）の
ベース電ＥＥも接地レベルとなるため、第２のトランジ
スタ（８）はオン状態と１よる。この様にして、バック
アップコンデンサ（５）の端子電圧が５．０■になった
場合、マイクロコンピュータ（Ｇｉｌｄ動作を開始し、
ホールド−リセット端子Ｈ／Ｒに印加される信号が接地
レベルであることによって、内部をリセットすると共に
、メモリを初期状聯に書き変える。
）のベースに印加される電圧は、第１のトランジスタ（
））のベースに印加される電圧より大きいため、第２の
トランジスタ（８）が先にオン状態となる。ところが、
バックアップコンデンサ（５）の端子電圧は基準値２゜
０８Ｖ以下であるため、第６のトランジスタ（９）はオ
フ状終にあり、丁の電圧は接地レベルになる。（第２図
（ｂ）のｔ糞）このとき、第２のトランジスタ（８）の
ベース電ＥＥも接地レベルとなるため、第２のトランジ
スタ（８）はオン状態と１よる。この様にして、バック
アップコンデンサ（５）の端子電圧が５．０■になった
場合、マイクロコンピュータ（Ｇｉｌｄ動作を開始し、
ホールド−リセット端子Ｈ／Ｒに印加される信号が接地
レベルであることによって、内部をリセットすると共に
、メモリを初期状聯に書き変える。
次に、マイクロコンピュータ（６）の動作中て、時ｑｌ
ａで停電した場合、電源電圧ライン（３）の電圧け、第
２図の如く下降するが、バックアップコンデンサ（５）
の端子電圧は徐々例減少し、メモリのパックアップケ行
ｆ（う。電源電圧ライン（３）の電）Ｅが十分にト降し
て第１及び第２のトランジスタ１７１ ｔ８１の動作″
市圧以Ｆ、即ち、ベース電流の流れなくなる電圧ｅ（α
ると、琳１及び第２のトランジスタ（７）（８）は共に
オフ仏心となり、出力Ｖ ＯＵ Ｔの電圧は、その時の
電源電圧になった後、減少する。（第２図（ｂ）ｔ４及
び【５）そして、ｔ６に於いて、停電から復帰すると、
前記した如く、第２のトランジスタ（８）が先にオフ状
態となる。このとき、バックアップコンデンサ（５）の
端子電圧が２，０８Ｖ以りであると、第６のトランジス
タ（９）にはダイオード（用全介してベース電流が流れ
るので第６のトランジスタ（９）はオン状態になり、抵
抗Ｒ４とダイオード（１０）の接続点の電圧を接地レベ
ルに引き下げる。従っ゛Ｃ，第１のトランジスタ（７）
はオフ状態のまま′となり、出力■０υＴｔ−ｔ、電源
電圧ライン（３）の電圧の立ち上がりと共に、第２図（
ｂ）の如く上昇する。
ａで停電した場合、電源電圧ライン（３）の電圧け、第
２図の如く下降するが、バックアップコンデンサ（５）
の端子電圧は徐々例減少し、メモリのパックアップケ行
ｆ（う。電源電圧ライン（３）の電）Ｅが十分にト降し
て第１及び第２のトランジスタ１７１ ｔ８１の動作″
市圧以Ｆ、即ち、ベース電流の流れなくなる電圧ｅ（α
ると、琳１及び第２のトランジスタ（７）（８）は共に
オフ仏心となり、出力Ｖ ＯＵ Ｔの電圧は、その時の
電源電圧になった後、減少する。（第２図（ｂ）ｔ４及
び【５）そして、ｔ６に於いて、停電から復帰すると、
前記した如く、第２のトランジスタ（８）が先にオフ状
態となる。このとき、バックアップコンデンサ（５）の
端子電圧が２，０８Ｖ以りであると、第６のトランジス
タ（９）にはダイオード（用全介してベース電流が流れ
るので第６のトランジスタ（９）はオン状態になり、抵
抗Ｒ４とダイオード（１０）の接続点の電圧を接地レベ
ルに引き下げる。従っ゛Ｃ，第１のトランジスタ（７）
はオフ状態のまま′となり、出力■０υＴｔ−ｔ、電源
電圧ライン（３）の電圧の立ち上がりと共に、第２図（
ｂ）の如く上昇する。
この場合、マイクロコンピュータ（６）は、動作を再開
するが、ホールド−リセット端子Ｈ／Ｒに印加された電
圧が電源電圧レベルであることにより、メモリの初期設
定ｉｉ実行せず、中断したプログラムを続けて去杓する
。
するが、ホールド−リセット端子Ｈ／Ｒに印加された電
圧が電源電圧レベルであることにより、メモリの初期設
定ｉｉ実行せず、中断したプログラムを続けて去杓する
。
一力、【１に於いて停電し、バックアップコンチン′！
／−（６）の端子電圧か２．０８Ｖ以−［になった後、
Ｌ８に於いて停電復帰した場合には、初期状態と同じく
、第２のトランジスタ（８）がオン状態とｆ、ｆったと
き、第６のトランジスタ（９）にはベース電流は沃、れ
す、オフ状態にあるため、次に第１のトランジスタ（７
）がオン状融となり、出力ｖＯυ丁は接地Ｌ／／＜ルの
出力となる。仁の時、マイクロフンビｊ。
／−（６）の端子電圧か２．０８Ｖ以−［になった後、
Ｌ８に於いて停電復帰した場合には、初期状態と同じく
、第２のトランジスタ（８）がオン状態とｆ、ｆったと
き、第６のトランジスタ（９）にはベース電流は沃、れ
す、オフ状態にあるため、次に第１のトランジスタ（７
）がオン状融となり、出力ｖＯυ丁は接地Ｌ／／＜ルの
出力となる。仁の時、マイクロフンビｊ。
−タ（６）は内１部回路のリセットと共にメモリの初期
設定を行なう。
設定を行なう。
上述の如く、本発明によれば、電源投入時あるいけ停電
復帰時に、バックアップコンデンサの端子電圧がメモリ
保持電圧以上であることを検出し、所定のレベルの信号
を出力することができるものであり、この信号を用いれ
ば、保持されていたデータを不用意に消すこともなくな
る。
復帰時に、バックアップコンデンサの端子電圧がメモリ
保持電圧以上であることを検出し、所定のレベルの信号
を出力することができるものであり、この信号を用いれ
ば、保持されていたデータを不用意に消すこともなくな
る。
第１図は本発明の実施例を示す回路図、第２図ｉ！：第
１図に示された実施例の電圧波形図である。 （１）・・・電源トランス、（り・・・整流及び定電圧
回路、（３）・・・電源電圧ライン、（４）・・・逆流
防止用ダイオード、＋５１−・・バックアップコンデン
サ、（６１・・・マイクロコンピュータ、（７）・・・
第１のトランジスタ、（８）・・・第２のトランジスタ
、（９）・・・％６のトランジスタ、１ｌ（１）−・・
ダイオード、（１す・・・ダイオード。
１図に示された実施例の電圧波形図である。 （１）・・・電源トランス、（り・・・整流及び定電圧
回路、（３）・・・電源電圧ライン、（４）・・・逆流
防止用ダイオード、＋５１−・・バックアップコンデン
サ、（６１・・・マイクロコンピュータ、（７）・・・
第１のトランジスタ、（８）・・・第２のトランジスタ
、（９）・・・％６のトランジスタ、１ｌ（１）−・・
ダイオード、（１す・・・ダイオード。
Claims (1)
- １、電源電圧が逆流防止用ダイオードを介してバックア
ップ用コンデンサに印加され、該コンデンサの端子電圧
が、少なくともメモリ回路を有する電子回路に印加され
る構ｆｆｉ、に於いて、前記電源電圧を電源とし、各々
の入出力がたすきがけされる第１及び第２のトランジス
タと、前記電源電圧の立ち上がり時、前記第２のトラン
ジスタを先にオン伏ＩＩする回路手段と、前記コンデン
サの端子電圧が印加され、前記メモリ回路のメモリ保持
電圧に対し前記バックアップ用コンデンサの端子電圧を
比較する検出手段と、前記第２のトランジスタと直列接
続され前記検出手段によって制御される第６のトランジ
スタとを備え、１１ｆＪ記１！源の印加時１／Ｃ＠記コ
ンデンサの端子電圧がメモリ保ｎ電圧以上である場合所
定レベルの出力を発生することを特徴とするメモリ保持
電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115194A JPS595325A (ja) | 1982-07-01 | 1982-07-01 | メモリ保持電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115194A JPS595325A (ja) | 1982-07-01 | 1982-07-01 | メモリ保持電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595325A true JPS595325A (ja) | 1984-01-12 |
| JPH0315767B2 JPH0315767B2 (ja) | 1991-03-01 |
Family
ID=14656678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115194A Granted JPS595325A (ja) | 1982-07-01 | 1982-07-01 | メモリ保持電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595325A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118459A (ja) * | 1985-11-19 | 1987-05-29 | Sharp Corp | メモリバツクアツプシステム |
| JPH03100930U (ja) * | 1990-01-31 | 1991-10-22 | ||
| JP2007245367A (ja) * | 2006-03-13 | 2007-09-27 | Matsushita Denko Bath & Life Kk | 樹脂成形品とその製造方法 |
-
1982
- 1982-07-01 JP JP57115194A patent/JPS595325A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118459A (ja) * | 1985-11-19 | 1987-05-29 | Sharp Corp | メモリバツクアツプシステム |
| JPH03100930U (ja) * | 1990-01-31 | 1991-10-22 | ||
| JP2007245367A (ja) * | 2006-03-13 | 2007-09-27 | Matsushita Denko Bath & Life Kk | 樹脂成形品とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315767B2 (ja) | 1991-03-01 |
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