JPH0317474Y2 - - Google Patents
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- JPH0317474Y2 JPH0317474Y2 JP1981098974U JP9897481U JPH0317474Y2 JP H0317474 Y2 JPH0317474 Y2 JP H0317474Y2 JP 1981098974 U JP1981098974 U JP 1981098974U JP 9897481 U JP9897481 U JP 9897481U JP H0317474 Y2 JPH0317474 Y2 JP H0317474Y2
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- JP
- Japan
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- circuit
- power
- output
- level
- power supply
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 description 33
- 238000010586 diagram Methods 0.000 description 10
- 230000007257 malfunction Effects 0.000 description 3
- 230000004069 differentiation Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は、初期設定用リセツト信号発生回路に
関し、特に、オーデイオ機器或いはビデオ機器等
の機器において使用される制御回路への電源供給
開始直後において制御回路の各部の初期設定をな
すためのリセツト信号を発生する初期設定用リセ
ツト信号発生回路に関する。
関し、特に、オーデイオ機器或いはビデオ機器等
の機器において使用される制御回路への電源供給
開始直後において制御回路の各部の初期設定をな
すためのリセツト信号を発生する初期設定用リセ
ツト信号発生回路に関する。
従来のかかる初期設定用リセツト信号発生回路
を第１図に示す。第１図において、電源＋Ｂが抵
抗R1を介してエミツタ接地トランジスタQ1のベ
ースに供給されている。トランジスタQ1のコレ
クタと電源＋Vcc間には抵抗R2，R3が直列接続
されている。抵抗R2にはコンデンサC1が並列接
続されている。かかる構成において制御回路への
電源供給開始に伴つて電源＋Ｂ，＋Vccが立上る
とトランジスタQ1がオンとなる。そうすると、
抵抗R2，R3の直列接続点におけるレベルが瞬時
に接地レベルにほぼ等しくなつて負のパルスから
なるリセツト信号RESETが出力され始める。そ
の後、抵抗R3を介して電源＋Vccよりコンデンサ
C1に電荷が供給され、該直列接続点におけるレ
ベルが抵抗R3及びコンデンサC1によつて定まる
時定数をもつて上昇して電源＋Vccを抵抗R3，
R2によつて分圧したレベルとほぼ同一になりリ
セツト信号RESETが消滅する。次に、制御回路
への電源がオフされて電源＋Ｂ，＋Vccが立下る
とトランジスタQ1がオフとなり、コンデンサC1
に蓄積されていた電荷が抵抗R2を介して放電さ
れて消滅する。
を第１図に示す。第１図において、電源＋Ｂが抵
抗R1を介してエミツタ接地トランジスタQ1のベ
ースに供給されている。トランジスタQ1のコレ
クタと電源＋Vcc間には抵抗R2，R3が直列接続
されている。抵抗R2にはコンデンサC1が並列接
続されている。かかる構成において制御回路への
電源供給開始に伴つて電源＋Ｂ，＋Vccが立上る
とトランジスタQ1がオンとなる。そうすると、
抵抗R2，R3の直列接続点におけるレベルが瞬時
に接地レベルにほぼ等しくなつて負のパルスから
なるリセツト信号RESETが出力され始める。そ
の後、抵抗R3を介して電源＋Vccよりコンデンサ
C1に電荷が供給され、該直列接続点におけるレ
ベルが抵抗R3及びコンデンサC1によつて定まる
時定数をもつて上昇して電源＋Vccを抵抗R3，
R2によつて分圧したレベルとほぼ同一になりリ
セツト信号RESETが消滅する。次に、制御回路
への電源がオフされて電源＋Ｂ，＋Vccが立下る
とトランジスタQ1がオフとなり、コンデンサC1
に蓄積されていた電荷が抵抗R2を介して放電さ
れて消滅する。
上記した従来の初期設定用リセツト信号発生回
路において、リセツト信号RESETのパルス幅を
十分広くしかつリセツト信号RESETの振幅を十
分大きくするためにコンデンサC1の充電時間を
定める時定数C1R3及び電源＋Vccの分圧比R2／
R3を共に大きくする必要が生じ、コンデンサC1
の容量が大きくなつている。このため、コンデン
サC1及び抵抗R2によつて定まる時定数が大きく
なり、電源オンオフが短時間内に繰返された場合
においてコンデンサC1における充電電荷の放電
が十分なされず、リセツト信号RESETが発生し
なくなつて制御回路が誤動作するという不具合が
発生する。
路において、リセツト信号RESETのパルス幅を
十分広くしかつリセツト信号RESETの振幅を十
分大きくするためにコンデンサC1の充電時間を
定める時定数C1R3及び電源＋Vccの分圧比R2／
R3を共に大きくする必要が生じ、コンデンサC1
の容量が大きくなつている。このため、コンデン
サC1及び抵抗R2によつて定まる時定数が大きく
なり、電源オンオフが短時間内に繰返された場合
においてコンデンサC1における充電電荷の放電
が十分なされず、リセツト信号RESETが発生し
なくなつて制御回路が誤動作するという不具合が
発生する。
第２図は、上記した不具合が生じることのない
初期設定用リセツト信号発生回路の従来例を示す
回路図である。第２図において、互いに直列接続
された抵抗R4及びコンデンサC2を介して電源＋
Ｂがエミツタ接地トランジスタQ2のベースに供
給されている。抵抗R4及びコンデンサC2の直列
接続点にはダイオードD1のアノードが接続され
ている。ダイオードD1のカソードにはエミツタ
接地トランジスタQ3のコレクタが接続されてい
る。トランジスタQ3のベースには例えば電源ス
イツチの状態を検出して電源オン時に低レベルと
なり電源オフ直後から電源＋Ｂが立下るまで高レ
ベルとなる電源オンオフ検出信号を出力する電源
オンオフ検出回路１の出力端子が接続されてい
る。また、トランジスタQ2のベースと接地間に
は抵抗R5が接続され、トランジスタQ2のコレク
タと電源＋Vcc間にはコレクタ抵抗R6が接続され
ている。
初期設定用リセツト信号発生回路の従来例を示す
回路図である。第２図において、互いに直列接続
された抵抗R4及びコンデンサC2を介して電源＋
Ｂがエミツタ接地トランジスタQ2のベースに供
給されている。抵抗R4及びコンデンサC2の直列
接続点にはダイオードD1のアノードが接続され
ている。ダイオードD1のカソードにはエミツタ
接地トランジスタQ3のコレクタが接続されてい
る。トランジスタQ3のベースには例えば電源ス
イツチの状態を検出して電源オン時に低レベルと
なり電源オフ直後から電源＋Ｂが立下るまで高レ
ベルとなる電源オンオフ検出信号を出力する電源
オンオフ検出回路１の出力端子が接続されてい
る。また、トランジスタQ2のベースと接地間に
は抵抗R5が接続され、トランジスタQ2のコレク
タと電源＋Vcc間にはコレクタ抵抗R6が接続され
ている。
かかる構成において電源がオンされて電源＋
Ｂ，＋Vccが立上るとトランジスタQ2のベースの
レベルが瞬時に高レベルとなつてトランジスタ
Q2がオンとなり、トランジスタQ2のコレクタよ
り負のパルスからなるリセツト信号RESETが出
力され始める。その後、抵抗R4を介してコンデ
ンサC2に電荷が供給され、コンデンサC2の両端
間の電圧が抵抗R4及びコンデンサC2によつて定
まる時定数をもつて上昇して電源＋Ｂの電圧より
トランジスタQ2のオン時におけるベース・エミ
ツタ間の電圧分だけ低い電圧以上になつたときト
ランジスタQ2がオフとなり、リセツト信号
RESETが消滅する。次に、電源がオフされて電
源オンオフ検出信号が高レベルになるとトランジ
スタQ3がオンとなつてコンデンサC2に蓄積され
ていた電荷が瞬時に放電されて消滅する。このた
め、電源オンオフが短時間内に繰返された場合も
コンデンサC2における充電電荷の放電が十分に
なされ、リセツト信号RESETが確実に発生する
こととなる。しかしながら、本例においても電源
オン直後瞬時にリセツト信号RESETが出力され
るため、電源オフ中においてもバツクアツプ電源
の供給を受けつつRAM（読み書きメモリ）の記
憶内容を保持するスタンバイモード動作、或いは
１つのプログラムの実行をハードウエア的手段で
中断し、のちに再開できるようにして他のプログ
ラムの実行に移る割り込み動作が可能なマイクロ
コンピユータが制御回路として使用されている場
合においては次の様な不具合が発生する。すなわ
ち、スタンバイモード動作を指令するスタンバイ
信号及び割り込み動作を要求する割り込み要求信
号が低レベル信号からなつており、このスタンバ
イ信号及び割り込み要求信号の各々を出力する回
路の出力端子のレベルが電源オン時において電源
の立上りとほぼ同時に高レベルとなるのが通常で
あるので、スタンバイ信号及び割り込み要求信号
が十分高レベルになる前にリセツト信号によつて
マイクロコンピユータの初期設定がなされたのち
にスタンバイモード動作指令或いは割り込み要求
が誤つて受付けられて制御回路が誤動作するとい
う不具合が発生するのである。
Ｂ，＋Vccが立上るとトランジスタQ2のベースの
レベルが瞬時に高レベルとなつてトランジスタ
Q2がオンとなり、トランジスタQ2のコレクタよ
り負のパルスからなるリセツト信号RESETが出
力され始める。その後、抵抗R4を介してコンデ
ンサC2に電荷が供給され、コンデンサC2の両端
間の電圧が抵抗R4及びコンデンサC2によつて定
まる時定数をもつて上昇して電源＋Ｂの電圧より
トランジスタQ2のオン時におけるベース・エミ
ツタ間の電圧分だけ低い電圧以上になつたときト
ランジスタQ2がオフとなり、リセツト信号
RESETが消滅する。次に、電源がオフされて電
源オンオフ検出信号が高レベルになるとトランジ
スタQ3がオンとなつてコンデンサC2に蓄積され
ていた電荷が瞬時に放電されて消滅する。このた
め、電源オンオフが短時間内に繰返された場合も
コンデンサC2における充電電荷の放電が十分に
なされ、リセツト信号RESETが確実に発生する
こととなる。しかしながら、本例においても電源
オン直後瞬時にリセツト信号RESETが出力され
るため、電源オフ中においてもバツクアツプ電源
の供給を受けつつRAM（読み書きメモリ）の記
憶内容を保持するスタンバイモード動作、或いは
１つのプログラムの実行をハードウエア的手段で
中断し、のちに再開できるようにして他のプログ
ラムの実行に移る割り込み動作が可能なマイクロ
コンピユータが制御回路として使用されている場
合においては次の様な不具合が発生する。すなわ
ち、スタンバイモード動作を指令するスタンバイ
信号及び割り込み動作を要求する割り込み要求信
号が低レベル信号からなつており、このスタンバ
イ信号及び割り込み要求信号の各々を出力する回
路の出力端子のレベルが電源オン時において電源
の立上りとほぼ同時に高レベルとなるのが通常で
あるので、スタンバイ信号及び割り込み要求信号
が十分高レベルになる前にリセツト信号によつて
マイクロコンピユータの初期設定がなされたのち
にスタンバイモード動作指令或いは割り込み要求
が誤つて受付けられて制御回路が誤動作するとい
う不具合が発生するのである。
よつて、本考案の目的は電源オンオフが短時間
内に繰返された場合であつても電源オン時から所
定時間経過後に所定時間幅を有する初期設定用リ
セツト信号を確実に出力して制御回路の誤動作を
防止できる初期設定用リセツト信号発生回路を提
供することである。
内に繰返された場合であつても電源オン時から所
定時間経過後に所定時間幅を有する初期設定用リ
セツト信号を確実に出力して制御回路の誤動作を
防止できる初期設定用リセツト信号発生回路を提
供することである。
本考案による初期設定用リセツト信号発生回路
は、電源がオフされたとき瞬間的に充電電荷が放
電される積分用コンデンサを備えて電源電圧を積
分する積分回路の出力のレベルが所定レベルに達
したときリセツト信号を出力する構成となつてい
る。
は、電源がオフされたとき瞬間的に充電電荷が放
電される積分用コンデンサを備えて電源電圧を積
分する積分回路の出力のレベルが所定レベルに達
したときリセツト信号を出力する構成となつてい
る。
以下、本考案を第３図ないし第６図を参照して
詳細に説明する。
詳細に説明する。
第３図において、電源＋B1より抵抗R7を介し
て電荷が積分コンデンサC3に供給されて蓄積さ
れる。これら抵抗R7及びコンデンサC3によつて
積分回路２が構成されている。そして、コンデン
サC3の充電電圧が積分回路２の積分出力ａとし
てレベル検出回路３に供給される。レベル検出回
路３において積分出力ａは定電圧ダイオードZD1
のカソードに供給される。ダイオードZD1のアノ
ードと接地間には抵抗R8が接続されている。こ
の抵抗R8の両端間にレベル検出信号ｂが導出さ
れる。このレベル検出信号ｂは微分回路４に供給
される。微分回路４は、入力端と接地間に直列接
続された微分コンデンサC4及び抵抗R9で構成さ
れている。コンデンサC4及び抵抗R9の直列接続
点より信号出力回路５におけるトランジスタQ4
のベースに微分出力ｃが供給される。トランジス
タQ4のエミツタは接地されている。また、トラ
ンジスタQ4のコレクタとバツテリーバツクアツ
プされている電源＋B2間にはコレクタ抵抗R10が
接続されている。このトランジスタQ4のコレク
タよりリセツト信号RESETが出力される。尚、
電源＋B2は、バツテリー電圧として例えば3Vが
供給され、電源＋Vcc及び電源＋B1の電圧の立上
がりとともにバツテリー電源から所定の電源に移
行する。
て電荷が積分コンデンサC3に供給されて蓄積さ
れる。これら抵抗R7及びコンデンサC3によつて
積分回路２が構成されている。そして、コンデン
サC3の充電電圧が積分回路２の積分出力ａとし
てレベル検出回路３に供給される。レベル検出回
路３において積分出力ａは定電圧ダイオードZD1
のカソードに供給される。ダイオードZD1のアノ
ードと接地間には抵抗R8が接続されている。こ
の抵抗R8の両端間にレベル検出信号ｂが導出さ
れる。このレベル検出信号ｂは微分回路４に供給
される。微分回路４は、入力端と接地間に直列接
続された微分コンデンサC4及び抵抗R9で構成さ
れている。コンデンサC4及び抵抗R9の直列接続
点より信号出力回路５におけるトランジスタQ4
のベースに微分出力ｃが供給される。トランジス
タQ4のエミツタは接地されている。また、トラ
ンジスタQ4のコレクタとバツテリーバツクアツ
プされている電源＋B2間にはコレクタ抵抗R10が
接続されている。このトランジスタQ4のコレク
タよりリセツト信号RESETが出力される。尚、
電源＋B2は、バツテリー電圧として例えば3Vが
供給され、電源＋Vcc及び電源＋B1の電圧の立上
がりとともにバツテリー電源から所定の電源に移
行する。
一方、積分回路２におけるコンデンサC3の充
放電端子には電源オフ検出回路６におけるエミツ
タ接地トランジスタQ5のコレクタが接続されて
いる。電源オフ検出回路６において、例えば電源
＋B1，＋B2等を供給する電源装置に含まれる電源
トランスにおけるセンタタツプ付２次巻線（図示
せず）より供給される交流電圧がダイオードD2，
D3によつて全波整流されたのち平滑コンデンサ
C5によつて平滑されて直流電圧に変換される。
この直流電圧は、抵抗R11を介してインバータ
Invの入力端子に供給される。インバータInvの入
力端子と接地間にはインバータInvの入力保護用
定電圧ダイオードZD2が逆方向に接続されてい
る。インバータInvの出力がトランジスタQ5のベ
ースに供給されてトランジスタQ5をオンオフさ
せる。
放電端子には電源オフ検出回路６におけるエミツ
タ接地トランジスタQ5のコレクタが接続されて
いる。電源オフ検出回路６において、例えば電源
＋B1，＋B2等を供給する電源装置に含まれる電源
トランスにおけるセンタタツプ付２次巻線（図示
せず）より供給される交流電圧がダイオードD2，
D3によつて全波整流されたのち平滑コンデンサ
C5によつて平滑されて直流電圧に変換される。
この直流電圧は、抵抗R11を介してインバータ
Invの入力端子に供給される。インバータInvの入
力端子と接地間にはインバータInvの入力保護用
定電圧ダイオードZD2が逆方向に接続されてい
る。インバータInvの出力がトランジスタQ5のベ
ースに供給されてトランジスタQ5をオンオフさ
せる。
以上の構成における各部の動作を第４図を参照
して説明する。第４図Ａは積分出力ａの波形図、
同図Ｂはレベル検出信号ｂの波形図、同図Ｃは微
分出力ｃの波形図、同図Ｄはリセツト信号
RESETの波形図である。時刻t1において電源投
入に伴つて電源＋B1が立上ると電源＋B1より抵
抗R7を介してコンデンサC3に電荷が供給されて
蓄積され始める。そうすると、コンデンサC3の
充電電圧である積分出力ａのレベルが抵抗R7と
コンデンサC3とによつて定まる時定数τ1をもつて
上昇する。この積分出力ａのレベルが時刻t1より
時間T1経過後において定電圧ダイオードZD1のツ
エナー電圧に等しい所定レベルに達して定電圧ダ
イオードZD1がオンとなつて抵抗R8に電流が流
れ、高レベル信号からなるレベル検出信号ｂが発
生する（時刻t2）。このレベル検出信号ｂが微分
回路４において微分され、トランジスタQ4のベ
ースに供給される微分出力ｃのレベルが瞬時に上
昇してトランジスタQ4がオンとなるときのベー
ス・エミツタ間電圧（約0.7V）に等しくなる
（時刻t2）。その結果、時刻t2においてトランジス
タQ4がオンとなりリセツト信号RESETが出力さ
れ始める。そして、時刻t2からコンデンサC4及び
抵抗R7によつて定まる時定数に応じた時間T2が
経過すると、微分出力ｃのレベルがコンデンサ
C4及び抵抗R9によつて定まる時定数τ2をもつて
低下し始めると同時にトランジスタQ4がオフと
なつてリセツト信号RESETが消滅する（時刻
t3）。ここで、第３図の電源＋B2は、時刻t2まで
はバツテリーから供給されていて、時刻t2〜t3の
間に所定の電源に移行する。
して説明する。第４図Ａは積分出力ａの波形図、
同図Ｂはレベル検出信号ｂの波形図、同図Ｃは微
分出力ｃの波形図、同図Ｄはリセツト信号
RESETの波形図である。時刻t1において電源投
入に伴つて電源＋B1が立上ると電源＋B1より抵
抗R7を介してコンデンサC3に電荷が供給されて
蓄積され始める。そうすると、コンデンサC3の
充電電圧である積分出力ａのレベルが抵抗R7と
コンデンサC3とによつて定まる時定数τ1をもつて
上昇する。この積分出力ａのレベルが時刻t1より
時間T1経過後において定電圧ダイオードZD1のツ
エナー電圧に等しい所定レベルに達して定電圧ダ
イオードZD1がオンとなつて抵抗R8に電流が流
れ、高レベル信号からなるレベル検出信号ｂが発
生する（時刻t2）。このレベル検出信号ｂが微分
回路４において微分され、トランジスタQ4のベ
ースに供給される微分出力ｃのレベルが瞬時に上
昇してトランジスタQ4がオンとなるときのベー
ス・エミツタ間電圧（約0.7V）に等しくなる
（時刻t2）。その結果、時刻t2においてトランジス
タQ4がオンとなりリセツト信号RESETが出力さ
れ始める。そして、時刻t2からコンデンサC4及び
抵抗R7によつて定まる時定数に応じた時間T2が
経過すると、微分出力ｃのレベルがコンデンサ
C4及び抵抗R9によつて定まる時定数τ2をもつて
低下し始めると同時にトランジスタQ4がオフと
なつてリセツト信号RESETが消滅する（時刻
t3）。ここで、第３図の電源＋B2は、時刻t2まで
はバツテリーから供給されていて、時刻t2〜t3の
間に所定の電源に移行する。
次に、電源オフに伴つて電源オフ検出回路６に
供給されている交流電圧が消滅するとダイオード
D2，D3及びコンデンサC6によつて交流電圧より
変換されて発生していた直流電圧が消滅してイン
バータInvの入力端子のレベルが低レベルとなる。
そうすると、トランジスタQ5のベースに供給さ
れているインバータInvの出力が高レベルとなつ
てトランジスタQ5がオンとなる。その結果、コ
ンデンサC3に蓄積されている電荷が急速に放電
されて消滅する。また、コンデンサC4に蓄積さ
れている電荷は定電圧ダイオードZD1、トランジ
スタQ5及び抵抗R9を介して放電される。
供給されている交流電圧が消滅するとダイオード
D2，D3及びコンデンサC6によつて交流電圧より
変換されて発生していた直流電圧が消滅してイン
バータInvの入力端子のレベルが低レベルとなる。
そうすると、トランジスタQ5のベースに供給さ
れているインバータInvの出力が高レベルとなつ
てトランジスタQ5がオンとなる。その結果、コ
ンデンサC3に蓄積されている電荷が急速に放電
されて消滅する。また、コンデンサC4に蓄積さ
れている電荷は定電圧ダイオードZD1、トランジ
スタQ5及び抵抗R9を介して放電される。
以上の動作において、リセツト信号RESETの
出力されるタイミングが電源オン時から時定数τ1
及び定電圧ダイオードZD1のツエナー電圧によつ
て定まる所定時間経過後となつている。このた
め、第５図に示す如く割り込み要求信号IRQ、ス
タンバイ信号ST−BY、電源＋B2の各々が完全
に高レベルとなつたのちリセツト信号RESETが
出力されるようにすることができるのである。な
お、この第５図に示すタイミング図は、マイクロ
コンピユータに要求されている仕様に従つて、割
り込み要求信号IRQ、スタンバイ信号ST−BY、
電源＋B2を図示している。また、電源オフに伴
つて積分コンデンサC3における蓄積電荷が急速
に放電されて積分コンデンサC3が急速に初期状
態に戻り、さらに、抵抗R9の抵抗値を小さくす
ることによつて微分コンデンサC4における蓄積
電荷が急速に放電されて微分コンデンサC4も急
速に初期状態に戻るようにすることができるの
で、第６図に示す如く電源オンオフが短時間内に
繰返されて電源がオフ直後に再びオンとなつても
電源オン時から所定時間T1経過後に所定時間T2
幅を有するリセツト信号RESETが確実に出力さ
れるようにすることができるのである。
出力されるタイミングが電源オン時から時定数τ1
及び定電圧ダイオードZD1のツエナー電圧によつ
て定まる所定時間経過後となつている。このた
め、第５図に示す如く割り込み要求信号IRQ、ス
タンバイ信号ST−BY、電源＋B2の各々が完全
に高レベルとなつたのちリセツト信号RESETが
出力されるようにすることができるのである。な
お、この第５図に示すタイミング図は、マイクロ
コンピユータに要求されている仕様に従つて、割
り込み要求信号IRQ、スタンバイ信号ST−BY、
電源＋B2を図示している。また、電源オフに伴
つて積分コンデンサC3における蓄積電荷が急速
に放電されて積分コンデンサC3が急速に初期状
態に戻り、さらに、抵抗R9の抵抗値を小さくす
ることによつて微分コンデンサC4における蓄積
電荷が急速に放電されて微分コンデンサC4も急
速に初期状態に戻るようにすることができるの
で、第６図に示す如く電源オンオフが短時間内に
繰返されて電源がオフ直後に再びオンとなつても
電源オン時から所定時間T1経過後に所定時間T2
幅を有するリセツト信号RESETが確実に出力さ
れるようにすることができるのである。
以上詳述した如く本考案による初期設定用リセ
ツト信号発生回路は、電源オンオフが短時間内に
繰返された場合も電源オン時から所定時間経過後
に所定時間幅を有するリセツト信号を確実に出力
できる構成となつているので、制御回路の初期設
定がなされなかつたり或いは初期設定がなされた
のち割り込み要求信号等が誤つて受け付けられる
ことによつて制御回路が誤動作するのを防止する
ことができることとなる。
ツト信号発生回路は、電源オンオフが短時間内に
繰返された場合も電源オン時から所定時間経過後
に所定時間幅を有するリセツト信号を確実に出力
できる構成となつているので、制御回路の初期設
定がなされなかつたり或いは初期設定がなされた
のち割り込み要求信号等が誤つて受け付けられる
ことによつて制御回路が誤動作するのを防止する
ことができることとなる。
特に、マイクロコンピユータを制御回路として
使用している機器においては、そのリセツト信号
の立上り、立下り時間が限定されているが、本考
案による微分回路及び信号出力回路に時定数回路
による波形をなまらせる構成を具備していないの
で、直接マイクロコンピユータのリセツト端子に
接続することができ、簡単な構成でしかも有効な
手段となる。
使用している機器においては、そのリセツト信号
の立上り、立下り時間が限定されているが、本考
案による微分回路及び信号出力回路に時定数回路
による波形をなまらせる構成を具備していないの
で、直接マイクロコンピユータのリセツト端子に
接続することができ、簡単な構成でしかも有効な
手段となる。
第１図及び第２図は、従来例を示す回路図、第
３図は、本考案の一実施例を示す回路図、第４図
は、第３図の回路動作を示す波形図、第５図及び
第６図は、第３図の回路の出力及び制御回路に供
給されるその他の信号の出力タイミングを示す波
形図である。 主要部分の符号の説明、２……積分回路、３…
…レベル検出回路、４……微分回路、５……信号
出力回路、６……電源オフ検出回路。
３図は、本考案の一実施例を示す回路図、第４図
は、第３図の回路動作を示す波形図、第５図及び
第６図は、第３図の回路の出力及び制御回路に供
給されるその他の信号の出力タイミングを示す波
形図である。 主要部分の符号の説明、２……積分回路、３…
…レベル検出回路、４……微分回路、５……信号
出力回路、６……電源オフ検出回路。
Claims (1)
- 電源電圧を積分する積分回路と、前記積分回路
の出力のレベルが所定レベルに達したときレベル
検出信号を発生するレベル検出回路と、前記レベ
ル検出信号を微分する微分回路と、前記微分回路
の出力に応じてリセツト信号を出力する信号出力
回路と、交流電源がオフされたことを検出して前
記積分回路の出力のレベルを初期設定する電源オ
フ検出回路とからなることを特徴とする初期設定
用リセツト信号発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981098974U JPS586437U (ja) | 1981-07-01 | 1981-07-01 | 初期設定用リセツト信号発生回路 |
| KR2019820004085U KR860002473Y1 (ko) | 1981-07-01 | 1982-05-25 | 초기설정용 리세트 신호발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981098974U JPS586437U (ja) | 1981-07-01 | 1981-07-01 | 初期設定用リセツト信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586437U JPS586437U (ja) | 1983-01-17 |
| JPH0317474Y2 true JPH0317474Y2 (ja) | 1991-04-12 |
Family
ID=29893721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981098974U Granted JPS586437U (ja) | 1981-07-01 | 1981-07-01 | 初期設定用リセツト信号発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS586437U (ja) |
| KR (1) | KR860002473Y1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034446A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5442455B2 (ja) * | 1974-12-02 | 1979-12-14 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5442455U (ja) * | 1977-08-30 | 1979-03-22 |
-
1981
- 1981-07-01 JP JP1981098974U patent/JPS586437U/ja active Granted
-
1982
- 1982-05-25 KR KR2019820004085U patent/KR860002473Y1/ko active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034446A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5442455B2 (ja) * | 1974-12-02 | 1979-12-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR830004349U (ko) | 1983-12-30 |
| KR860002473Y1 (ko) | 1986-09-25 |
| JPS586437U (ja) | 1983-01-17 |
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