JPH0435942Y2 - - Google Patents
Info
- Publication number
- JPH0435942Y2 JPH0435942Y2 JP15341286U JP15341286U JPH0435942Y2 JP H0435942 Y2 JPH0435942 Y2 JP H0435942Y2 JP 15341286 U JP15341286 U JP 15341286U JP 15341286 U JP15341286 U JP 15341286U JP H0435942 Y2 JPH0435942 Y2 JP H0435942Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- terminal
- power
- switching element
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Power Sources (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、電源の停電時にバツクアツプ素子に
駆動可能な制御部（マイクロプロセツサ）を有す
る電子機器に用いて良好な停電検出回路に関する
ものである。
駆動可能な制御部（マイクロプロセツサ）を有す
る電子機器に用いて良好な停電検出回路に関する
ものである。
(ロ) 従来の技術
従来の停電検出回路として、例えばフイツシヤ
ー社のビデオモデルFVH−906／907の
「SCHEMATIC DIAGRAM ＆ PRINTED
CIRCUIT ＢARD LAYUTS」第７頁の回
路技術が提示されている。
ー社のビデオモデルFVH−906／907の
「SCHEMATIC DIAGRAM ＆ PRINTED
CIRCUIT ＢARD LAYUTS」第７頁の回
路技術が提示されている。
第２図は従来の停電検出回路を示す回路図であ
り、１は電源電圧が入力される電源端子、２は前
記電源端子１及びアース間に接続され、電源電圧
に含まれるノイズを吸収するコンデンサ、３は、
前記電源端子１に接続されたVDD1（電源）端子、
R1（リセツト）端子、及びD1（データ）端子を有
するマイクロプロセツサ、４は前記電源端子１及
びR1端子間に接続され、電源電圧の入力及び復
帰時にリセツトパルスを発生するパルス発生回
路、５はそのアノードが前記電源端子１に接続さ
れ、電源の状態によつてオン／オフするダイオー
ド、６は、前記ダイオード５のカソードに接続さ
れたVDD2（電源）端子、R2（リセツト）端子、PD
（停電検出）端子、及び前記D1端子に接続された
D2（データ）端子を有するマイクロプロセツサ、
７はその一端が前記VDD2端子に接続されると共に
その他端が抵抗８を介して接地され、電源の停電
時に前記ダイオード５にて逆流防止された状態で
その充電電圧にて前記マイクロプロセツサ６を駆
動するコンデンサ、９は前記ダイオード５のカソ
ード及びR2端子間に接続され、電源電圧の入力
及び復帰時にリセツトパルスを発生するパルス発
生回路、１０は前記ダイオード５のアノード及び
PD端子間に接続された抵抗、１１は前記PD端子
及びアース間に接続された抵抗である。
り、１は電源電圧が入力される電源端子、２は前
記電源端子１及びアース間に接続され、電源電圧
に含まれるノイズを吸収するコンデンサ、３は、
前記電源端子１に接続されたVDD1（電源）端子、
R1（リセツト）端子、及びD1（データ）端子を有
するマイクロプロセツサ、４は前記電源端子１及
びR1端子間に接続され、電源電圧の入力及び復
帰時にリセツトパルスを発生するパルス発生回
路、５はそのアノードが前記電源端子１に接続さ
れ、電源の状態によつてオン／オフするダイオー
ド、６は、前記ダイオード５のカソードに接続さ
れたVDD2（電源）端子、R2（リセツト）端子、PD
（停電検出）端子、及び前記D1端子に接続された
D2（データ）端子を有するマイクロプロセツサ、
７はその一端が前記VDD2端子に接続されると共に
その他端が抵抗８を介して接地され、電源の停電
時に前記ダイオード５にて逆流防止された状態で
その充電電圧にて前記マイクロプロセツサ６を駆
動するコンデンサ、９は前記ダイオード５のカソ
ード及びR2端子間に接続され、電源電圧の入力
及び復帰時にリセツトパルスを発生するパルス発
生回路、１０は前記ダイオード５のアノード及び
PD端子間に接続された抵抗、１１は前記PD端子
及びアース間に接続された抵抗である。
そして電源が停電或は瞬間的に停電すると、
PD端子のスレツシユホールドレベルまで降下し
た停電検出信号としての電源電圧によつてマイク
ロプロセツサ６は制御され、これによりコンデン
サ７の充電電圧はマイクロプロセツサ６内のデー
タ保護用として使用されることになる。
PD端子のスレツシユホールドレベルまで降下し
た停電検出信号としての電源電圧によつてマイク
ロプロセツサ６は制御され、これによりコンデン
サ７の充電電圧はマイクロプロセツサ６内のデー
タ保護用として使用されることになる。
(ハ) 考案が解決しようとする問題点
しかしながら前記従来の技術の場合、電源端子
１及びPD端子が電源電圧を分圧する抵抗１０，
１１を介して接続されている為、電源の停電時に
電源電圧が徐々に下降することを考慮すると、電
源電圧が停電時のレベルからPD端子のスレツシ
ユホールドレベルまで下降するのに多くの時間を
要し、これよりマイクロプロセツサ６内での停電
検出が遅れ、マイクロプロセツサ６内で消費され
るコンデンサ７の放電電圧を低減することが困難
であつた。
１及びPD端子が電源電圧を分圧する抵抗１０，
１１を介して接続されている為、電源の停電時に
電源電圧が徐々に下降することを考慮すると、電
源電圧が停電時のレベルからPD端子のスレツシ
ユホールドレベルまで下降するのに多くの時間を
要し、これよりマイクロプロセツサ６内での停電
検出が遅れ、マイクロプロセツサ６内で消費され
るコンデンサ７の放電電圧を低減することが困難
であつた。
また電源が瞬間的に停電すると、停電期間によ
つては電源電圧がPD端子のスレツシユホールド
レベルまで下降できないこともあり、これにより
電源の復帰時にマイクロプロセツサ３のみがリセ
ツトされてD1及びD2端子間で正常なデータ交信
がなされなくなる等の問題点があつた。
つては電源電圧がPD端子のスレツシユホールド
レベルまで下降できないこともあり、これにより
電源の復帰時にマイクロプロセツサ３のみがリセ
ツトされてD1及びD2端子間で正常なデータ交信
がなされなくなる等の問題点があつた。
(ニ) 問題点を解決するための手段
本考案は前記問題点を解決するためになされた
ものであり、電源端子及びアース間に接続され、
電源の停電時に制御部を駆動するバツクアツプ素
子と、前記電源端子及びバツクアツプ素子間に接
続され、前記電源の状態によつてオン／オフする
と共に前記バツクアツプ素子から出力される電流
の逆流を防止する第１のスイツチング素子と、そ
の入力電極が前記第１のスイツチング素子の一端
に接続されると共にその出力電極が前記第１のス
イツチング素子の他端及びアース間に接続され、
前記第１のスイツチング素子と共にオン／オフす
る第２のスイツチング素子より成り、前記電源の
停電時に前記第２のスイツチング素子から出力さ
れる停電検出信号を前記制御部に入力する停電検
出回路である。
ものであり、電源端子及びアース間に接続され、
電源の停電時に制御部を駆動するバツクアツプ素
子と、前記電源端子及びバツクアツプ素子間に接
続され、前記電源の状態によつてオン／オフする
と共に前記バツクアツプ素子から出力される電流
の逆流を防止する第１のスイツチング素子と、そ
の入力電極が前記第１のスイツチング素子の一端
に接続されると共にその出力電極が前記第１のス
イツチング素子の他端及びアース間に接続され、
前記第１のスイツチング素子と共にオン／オフす
る第２のスイツチング素子より成り、前記電源の
停電時に前記第２のスイツチング素子から出力さ
れる停電検出信号を前記制御部に入力する停電検
出回路である。
(ホ) 作用
本考案によれば、電源が停電しても該停電状態
が制御部内で速やかに検出されることから、制御
部内で消費されるバツクアツプ素子出力の低減が
可能となり、更に電源が復帰してからも制御部及
び他の制御部との正常なデータ交信が可能とな
る。
が制御部内で速やかに検出されることから、制御
部内で消費されるバツクアツプ素子出力の低減が
可能となり、更に電源が復帰してからも制御部及
び他の制御部との正常なデータ交信が可能とな
る。
(ヘ) 実施例
本考案は詳細を図示の実施例により具体的に説
明する。
明する。
第１図は本考案の一実施例を示す回路図であ
り、５は第１のスイツチング素子としてのダイオ
ード、６は制御部としてのマイクロプロセツサ、
７はバツクアツプ素子としてのコンデンサ、１２
はそのベースが前記ダイオード５のカソードに接
続されると共にそのエミツタが前記ダイオード５
のアノードに接続され、かつそのコレクタが前記
マイクロプロセツサ６のPD端子に接続されると
共に抵抗１３を介して接地された第２のスイツチ
ング素子としてのトランジスタ、１４は前記PD
端子及びアース間に接続され、ノイズを吸収する
コンデンサである。尚、第２図と同一素子には同
一図番を付してある。
り、５は第１のスイツチング素子としてのダイオ
ード、６は制御部としてのマイクロプロセツサ、
７はバツクアツプ素子としてのコンデンサ、１２
はそのベースが前記ダイオード５のカソードに接
続されると共にそのエミツタが前記ダイオード５
のアノードに接続され、かつそのコレクタが前記
マイクロプロセツサ６のPD端子に接続されると
共に抵抗１３を介して接地された第２のスイツチ
ング素子としてのトランジスタ、１４は前記PD
端子及びアース間に接続され、ノイズを吸収する
コンデンサである。尚、第２図と同一素子には同
一図番を付してある。
第１図において電源電圧が電源端子１に入力さ
れると、電源電圧はVDD1端子に入力されてマイク
ロプロセツサ３を駆動し、また電源電圧の上昇に
伴つてダイオード５がオンすると、電源電圧はダ
イオード５を介してコンデンサ７に充電されると
共に、ダイオード５を介してVDD2端子に入力され
てマイクロプロセツサ６を駆動する。この時、ダ
イオード５のオンによりトランジスタ１２のベー
ス・エミツタ間が0.7ボルト程度に保持されてい
ることから、ダイオード５のオンと共にトランジ
スタ１２もオンし、PD端子は抵抗１３の電圧降
下分によりスレツシユホールドレベルより高い電
位に設定される。これによりマイクロプロセツサ
３，６のD1及びD2端子間でデータ交信がなされ
る。
れると、電源電圧はVDD1端子に入力されてマイク
ロプロセツサ３を駆動し、また電源電圧の上昇に
伴つてダイオード５がオンすると、電源電圧はダ
イオード５を介してコンデンサ７に充電されると
共に、ダイオード５を介してVDD2端子に入力され
てマイクロプロセツサ６を駆動する。この時、ダ
イオード５のオンによりトランジスタ１２のベー
ス・エミツタ間が0.7ボルト程度に保持されてい
ることから、ダイオード５のオンと共にトランジ
スタ１２もオンし、PD端子は抵抗１３の電圧降
下分によりスレツシユホールドレベルより高い電
位に設定される。これによりマイクロプロセツサ
３，６のD1及びD2端子間でデータ交信がなされ
る。
次に電源が停電或は瞬間的に停電すると、電源
電圧は徐々に下降するが、ダイオード５のアノー
ド・カソード間が停電と同時に0.7ボルト未満に
なることから、ダイオード５及びトランジスタ１
２は瞬時にオフし、停電検出信号が出力されるト
ランジスタ１２のコレクタ電位、即ちPD端子の
電位が瞬時にスレツシユホールドレベルに達す
る。これにより停電状態がマイクロプロセツサ６
内で速やかに検出され、コンデンサ７の充電電圧
はマイクロプロセツサ６内のデータ保護用として
使用されることになる。
電圧は徐々に下降するが、ダイオード５のアノー
ド・カソード間が停電と同時に0.7ボルト未満に
なることから、ダイオード５及びトランジスタ１
２は瞬時にオフし、停電検出信号が出力されるト
ランジスタ１２のコレクタ電位、即ちPD端子の
電位が瞬時にスレツシユホールドレベルに達す
る。これにより停電状態がマイクロプロセツサ６
内で速やかに検出され、コンデンサ７の充電電圧
はマイクロプロセツサ６内のデータ保護用として
使用されることになる。
その後電源が復帰すると、前述と同様に電源電
圧にてマイクロプロセツサ３，６が駆動される
が、ここで電源の復帰状態はパルス発生回路４，
９にて検出されることから、パルス発生回路４，
９から出力されるリセツトパルスにてマイクロプ
ロセツサ３，６内のデータは同時にリセツトされ
る。これよりD1及びD2端子間で正常なデータ交
信がなされることになる。
圧にてマイクロプロセツサ３，６が駆動される
が、ここで電源の復帰状態はパルス発生回路４，
９にて検出されることから、パルス発生回路４，
９から出力されるリセツトパルスにてマイクロプ
ロセツサ３，６内のデータは同時にリセツトされ
る。これよりD1及びD2端子間で正常なデータ交
信がなされることになる。
(ト) 考案の効果
本考案によれば、電源が停電しても該停電状態
が制御部内で速やかに検出されることから、制御
部内で消費されるバツクアツプ素子出力の低減が
可能となり、更に電源が復帰してからも制御部及
び他の制御部との正常なデータ交信が可能となる
等の利点が得られる。
が制御部内で速やかに検出されることから、制御
部内で消費されるバツクアツプ素子出力の低減が
可能となり、更に電源が復帰してからも制御部及
び他の制御部との正常なデータ交信が可能となる
等の利点が得られる。
第１図は本考案の停電検出回路の一実施例を示
す回路図、第２図は従来の停電検出回路を示す回
路図である。 １……電源端子、５……ダイオード、６……マ
イクロプロセツサ、７……コンデンサ、１２……
トランジスタ。
す回路図、第２図は従来の停電検出回路を示す回
路図である。 １……電源端子、５……ダイオード、６……マ
イクロプロセツサ、７……コンデンサ、１２……
トランジスタ。
Claims (1)
- 電源端子及びアース間に接続され、電源の停電
時に制御部を駆動するバツクアツプ素子と、前記
電源端子及びバツクアツプ素子間に接続され、前
記電源の状態によつてオン／オフすると共に前記
バツクアツプ素子から出力される電流の逆流を防
止する第１のスイツチング素子と、その入力電極
が前記第１のスイツチング素子の一端に接続され
ると共にその出力電極が前記第１のスイツチング
素子の他端及びアース間に接続され、前記第１の
スイツチング素子と共にオン／オフする第２のス
イツチング素子より成り、前記電源の停電時に前
記第２のスイツチング素子から出力される停電検
出信号を前記制御部に入力することを特徴とする
停電検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341286U JPH0435942Y2 (ja) | 1986-10-06 | 1986-10-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341286U JPH0435942Y2 (ja) | 1986-10-06 | 1986-10-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361025U JPS6361025U (ja) | 1988-04-22 |
| JPH0435942Y2 true JPH0435942Y2 (ja) | 1992-08-25 |
Family
ID=31072269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15341286U Expired JPH0435942Y2 (ja) | 1986-10-06 | 1986-10-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435942Y2 (ja) |
-
1986
- 1986-10-06 JP JP15341286U patent/JPH0435942Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361025U (ja) | 1988-04-22 |
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