JP2892208B2 - メモリバックアップ回路 - Google Patents
メモリバックアップ回路Info
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- JP2892208B2 JP2892208B2 JP4014580A JP1458092A JP2892208B2 JP 2892208 B2 JP2892208 B2 JP 2892208B2 JP 4014580 A JP4014580 A JP 4014580A JP 1458092 A JP1458092 A JP 1458092A JP 2892208 B2 JP2892208 B2 JP 2892208B2
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- memory backup
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Description
【0001】
【産業上の利用分野】この発明は、電源ON/OFFの
際にメモリの電源を切り換えるメモリバックアップ回路
に関し、特に、電子機器のシステムに内蔵されるスタテ
ィックRAM(以下、S−RAMという)の内容を長期
保持するため、電源OFF時にバッテリ電圧に切り換え
るメモリバックアップ回路に関するものである。
際にメモリの電源を切り換えるメモリバックアップ回路
に関し、特に、電子機器のシステムに内蔵されるスタテ
ィックRAM(以下、S−RAMという)の内容を長期
保持するため、電源OFF時にバッテリ電圧に切り換え
るメモリバックアップ回路に関するものである。
【0002】
【従来の技術】電子機器のシステムに内蔵されるS−R
AMは、システムを正常に動作させるために必要で、且
つ、変更可能な情報が格納されており、電源をOFFし
たとしても前の状態をバックアップしておき、再度電源
ONとしたときに改めて設定することなく正常に動作す
るものである。
AMは、システムを正常に動作させるために必要で、且
つ、変更可能な情報が格納されており、電源をOFFし
たとしても前の状態をバックアップしておき、再度電源
ONとしたときに改めて設定することなく正常に動作す
るものである。
【0003】図3は、従来におけるメモリバックアップ
回路の説明図であり、図において、1はACフェイル信
号、2はパワーダウン信号出力回路、3はHighアク
ティブパワーダウン信号、4はHighアクティブパワ
ーダウン信号3の反転信号、即ち、Lowアクティブパ
ワーダウン信号、5は電源切換回路、6はバッテリ、7
はバッテリ6の放電バイパス回路、8はパワーダウン信
号出力回路2と電圧切換回路5の構成素子に電源を供給
するコントロール回路用電源供給ダイオード、9はメモ
リバックアップ電源5VB、10はS−RAMである。
また、図4は、従来におけるメモリバックアップ回路の
電源シーケンスを示すタイミングチャートである。
回路の説明図であり、図において、1はACフェイル信
号、2はパワーダウン信号出力回路、3はHighアク
ティブパワーダウン信号、4はHighアクティブパワ
ーダウン信号3の反転信号、即ち、Lowアクティブパ
ワーダウン信号、5は電源切換回路、6はバッテリ、7
はバッテリ6の放電バイパス回路、8はパワーダウン信
号出力回路2と電圧切換回路5の構成素子に電源を供給
するコントロール回路用電源供給ダイオード、9はメモ
リバックアップ電源5VB、10はS−RAMである。
また、図4は、従来におけるメモリバックアップ回路の
電源シーケンスを示すタイミングチャートである。
【0004】次に、動作について説明する。図4に示し
たA点において+5VがONすると、数10ms後にA
Cフェイル信号1がHighとなり、パワーダウン信号
出力回路2を経て、B点でHighアクティブパワーダ
ウン信号3がLowとなり、Lowアクティブパワーダ
ウン信号4がHighとなる。これにより、電圧切換回
路5のトランジスタがONとなり、バッテリ6の電圧か
ら+5Vの電圧に切り換わる。
たA点において+5VがONすると、数10ms後にA
Cフェイル信号1がHighとなり、パワーダウン信号
出力回路2を経て、B点でHighアクティブパワーダ
ウン信号3がLowとなり、Lowアクティブパワーダ
ウン信号4がHighとなる。これにより、電圧切換回
路5のトランジスタがONとなり、バッテリ6の電圧か
ら+5Vの電圧に切り換わる。
【0005】また、パワーOFF時は、まずC点でAC
フェイル信号1がLowとなり、D点でHighアクテ
ィブパワーダウン信号3がHighとなり、Lowアク
ティブパワーダウン信号4がLowとなる。これによ
り、電圧切換回路5のトランジスタがOFFとなり、メ
モリバックアップ電源5VB9の電圧レベルが+5Vか
らバッテリ6の電圧に切り換わる。ここで、ACフェイ
ル信号1は回路電源+5Vが正常に出力されるAC電圧
レベル以下となった場合、事前に回路電源動作を保護す
るための状態信号である。
フェイル信号1がLowとなり、D点でHighアクテ
ィブパワーダウン信号3がHighとなり、Lowアク
ティブパワーダウン信号4がLowとなる。これによ
り、電圧切換回路5のトランジスタがOFFとなり、メ
モリバックアップ電源5VB9の電圧レベルが+5Vか
らバッテリ6の電圧に切り換わる。ここで、ACフェイ
ル信号1は回路電源+5Vが正常に出力されるAC電圧
レベル以下となった場合、事前に回路電源動作を保護す
るための状態信号である。
【0006】その他、この発明に関連する参考技術文献
として、特開昭61−35127号公報に開示されてい
る「バックアップ用電源装置」、特開昭60−1411
36号公報に開示されている「電源切換回路」、特開平
2−165217号公報に開示されている「プロセッサ
システム」がある。
として、特開昭61−35127号公報に開示されてい
る「バックアップ用電源装置」、特開昭60−1411
36号公報に開示されている「電源切換回路」、特開平
2−165217号公報に開示されている「プロセッサ
システム」がある。
【0007】
【発明が解決しようとする課題】従来におけるメモリバ
ックアップ回路は以上のように構成されているので、+
5Vが出力短絡などにより出力不可となった場合、電源
切換回路のトランジスタがONの状態で+5Vがレベル
ダウンすることがあるため、図4に示したF点の如くメ
モリバックアップ電源5VBが+5Vレベルからバッテ
リレベルに切り換わる際、一瞬電圧レベルがメモリのバ
ックアップ電圧以下に下がり、S−RAMの内容が破壊
される恐れがある。また、従来技術として特開昭60−
141136号公報に開示された「電源切換回路」にあ
っては、限界電圧近傍での電圧変動によるメモリ内容の
揮発を防止するためにバックアップ電源に切り換えるも
のであるが、バックアップ電源に切り換えるための電圧
変動を専用の検知手段により検知しているため、回路自
体のコストアップを招来する。
ックアップ回路は以上のように構成されているので、+
5Vが出力短絡などにより出力不可となった場合、電源
切換回路のトランジスタがONの状態で+5Vがレベル
ダウンすることがあるため、図4に示したF点の如くメ
モリバックアップ電源5VBが+5Vレベルからバッテ
リレベルに切り換わる際、一瞬電圧レベルがメモリのバ
ックアップ電圧以下に下がり、S−RAMの内容が破壊
される恐れがある。また、従来技術として特開昭60−
141136号公報に開示された「電源切換回路」にあ
っては、限界電圧近傍での電圧変動によるメモリ内容の
揮発を防止するためにバックアップ電源に切り換えるも
のであるが、バックアップ電源に切り換えるための電圧
変動を専用の検知手段により検知しているため、回路自
体のコストアップを招来する。
【0008】この発明は、上記のような問題点を解決す
るためになされたもので、電源が出力短絡などにより出
力不可となってもS−RAMの内容が破壊されないよう
にするために、電圧変動を特別な検知手段を追加するこ
となく、電源回路の既存の信号を用いて安価に検知し、
容易にバックアップ制御を実現するメモリバックアップ
回路を得ることを目的とする。
るためになされたもので、電源が出力短絡などにより出
力不可となってもS−RAMの内容が破壊されないよう
にするために、電圧変動を特別な検知手段を追加するこ
となく、電源回路の既存の信号を用いて安価に検知し、
容易にバックアップ制御を実現するメモリバックアップ
回路を得ることを目的とする。
【0009】
【課題を解決するための手段】この発明に係るメモリバ
ックアップ回路は、電子機器のシステムに内蔵されるS
−RAMの内容を長期保持するため、電源OFF時にバ
ッテリ電圧に切り換えるメモリバックアップ回路におい
て、システムの回路電源が出力短絡や過負荷などの外的
要因により出力不可となった場合、回路電源が正常に動
作するAC電圧以下となる前に回路を保護するACフェ
イル信号を用いたメモリバックアップ手段と、電源ON
時にシステムをリセットするパワーONリセット手段と
を備え、S−RAMのバックアップ限界電圧以下となる
前に電圧低下を検知して、バッテリ電圧に切り換えるも
のである。
ックアップ回路は、電子機器のシステムに内蔵されるS
−RAMの内容を長期保持するため、電源OFF時にバ
ッテリ電圧に切り換えるメモリバックアップ回路におい
て、システムの回路電源が出力短絡や過負荷などの外的
要因により出力不可となった場合、回路電源が正常に動
作するAC電圧以下となる前に回路を保護するACフェ
イル信号を用いたメモリバックアップ手段と、電源ON
時にシステムをリセットするパワーONリセット手段と
を備え、S−RAMのバックアップ限界電圧以下となる
前に電圧低下を検知して、バッテリ電圧に切り換えるも
のである。
【0010】
【作用】この発明におけるメモリバックアップ回路で
は、電源OFF時に+5Vが+4.5Vのレベルを通過
した瞬間に出力されるLowパルスと、ACフェイル信
号をNANDしたパワーダウン信号とにより、電源切換
回路のトランジスタをOFFすることにより、+5Vが
S−RAMのバックアップ電圧2V以下になる前にバッ
テリの電圧に切り換える。
は、電源OFF時に+5Vが+4.5Vのレベルを通過
した瞬間に出力されるLowパルスと、ACフェイル信
号をNANDしたパワーダウン信号とにより、電源切換
回路のトランジスタをOFFすることにより、+5Vが
S−RAMのバックアップ電圧2V以下になる前にバッ
テリの電圧に切り換える。
【0011】
【実施例】以下、この発明の一実施例を図について説明
する。図3に示したメモリバックアップ回路の構成に加
え、図1において、11はパワーONリセット回路、1
2は電圧検知素子、13は電圧検知素子12から出力さ
れる電圧検知リセット信号、14は電圧遅延用コンデン
サである。また、図2は、図1に示したメモリバックア
ップ回路の電源シーケンスを示すタイミングチャートで
ある。
する。図3に示したメモリバックアップ回路の構成に加
え、図1において、11はパワーONリセット回路、1
2は電圧検知素子、13は電圧検知素子12から出力さ
れる電圧検知リセット信号、14は電圧遅延用コンデン
サである。また、図2は、図1に示したメモリバックア
ップ回路の電源シーケンスを示すタイミングチャートで
ある。
【0012】次に動作について説明する。図2に示した
G点において+5VがONすると、数10ms後にAC
フェイル信号1がHighとなる。このとき、パワーO
Nリセット回路11の電圧検知素子12が、+4.5V
の電圧レベルを検知して、数100msの電圧検知リセ
ット信号13を出力する。この電圧検知リセット信号1
3は、パワーダウン信号出力回路2でACフェイル信号
1とNANDされているため、H点で電圧検知リセット
信号13がHighとなるまで、Highアクティブパ
ワーダウン信号3はHigh、Lowアクティブパワー
ダウン信号4はLowとなる。
G点において+5VがONすると、数10ms後にAC
フェイル信号1がHighとなる。このとき、パワーO
Nリセット回路11の電圧検知素子12が、+4.5V
の電圧レベルを検知して、数100msの電圧検知リセ
ット信号13を出力する。この電圧検知リセット信号1
3は、パワーダウン信号出力回路2でACフェイル信号
1とNANDされているため、H点で電圧検知リセット
信号13がHighとなるまで、Highアクティブパ
ワーダウン信号3はHigh、Lowアクティブパワー
ダウン信号4はLowとなる。
【0013】また、パワーOFF時においては、まずI
点でACフェイル信号1がLowとなり、J点でHig
hアクティブパワーダウン信号3がHighとなり、L
owアクティブパワーダウン信号4がLowとなる。こ
れにより、電圧切換回路5のトランジスタがOFFとな
り、メモリバックアップ電源5VB9の電圧レベルが+
5Vからバッテリ6の電圧に切り換わる。
点でACフェイル信号1がLowとなり、J点でHig
hアクティブパワーダウン信号3がHighとなり、L
owアクティブパワーダウン信号4がLowとなる。こ
れにより、電圧切換回路5のトランジスタがOFFとな
り、メモリバックアップ電源5VB9の電圧レベルが+
5Vからバッテリ6の電圧に切り換わる。
【0014】+5Vが出力短絡などにより、出力不可と
なった場合は、パワーONリセット回路11の電圧検知
素子12がL点において+5Vが+4.5Vになったこ
とを検知して、電圧検知リセット信号13をLowパル
スで出力する。この電圧検知リセット信号13が、パワ
ーダウン信号出力回路2でACフェイル信号1とNAN
Dされているので、+4.5Vになったときに電圧切換
回路5のトランジスタがOFFとなる。
なった場合は、パワーONリセット回路11の電圧検知
素子12がL点において+5Vが+4.5Vになったこ
とを検知して、電圧検知リセット信号13をLowパル
スで出力する。この電圧検知リセット信号13が、パワ
ーダウン信号出力回路2でACフェイル信号1とNAN
Dされているので、+4.5Vになったときに電圧切換
回路5のトランジスタがOFFとなる。
【0015】従って、+5Vがメモリバックアップ電圧
として有効な電圧レベルの状態でバッテリ6の電圧レベ
ルに切り換わることができる。なお、パワーONリセッ
ト回路11に関して、従来においては電源投入時のシス
テムリセットのみを行っていたものである。
として有効な電圧レベルの状態でバッテリ6の電圧レベ
ルに切り換わることができる。なお、パワーONリセッ
ト回路11に関して、従来においては電源投入時のシス
テムリセットのみを行っていたものである。
【0016】また、図1に示した上記実施例において
は、検知電圧を+4.5Vに設定するために電圧検知素
子12を使用したが、検知電圧を変化させる場合は、例
えば、電圧監視可変型の電圧検知素子を使用して、外付
抵抗の抵抗値の比により検知電圧を任意に設定すること
もできる。
は、検知電圧を+4.5Vに設定するために電圧検知素
子12を使用したが、検知電圧を変化させる場合は、例
えば、電圧監視可変型の電圧検知素子を使用して、外付
抵抗の抵抗値の比により検知電圧を任意に設定すること
もできる。
【0017】また、図1に示したメモリバックアップ電
源5VB9に電圧遅延用コンデンサ14をカップリング
することにより、電圧切換回路5のトランジスタがON
の状態で+5Vがレベルダウンした場合にあってもS−
RAM10に対するメモリバックアップ電源5VB9の
立ち下りを遅延させ、バッテリ6の電圧に切り換わるま
でにバックアップ電圧以下に下がることを抑えるができ
る。
源5VB9に電圧遅延用コンデンサ14をカップリング
することにより、電圧切換回路5のトランジスタがON
の状態で+5Vがレベルダウンした場合にあってもS−
RAM10に対するメモリバックアップ電源5VB9の
立ち下りを遅延させ、バッテリ6の電圧に切り換わるま
でにバックアップ電圧以下に下がることを抑えるができ
る。
【0018】
【発明の効果】以上のように、この発明によれば電子機
器のシステムに内蔵されるパワーONリセット回路との
組み合わせにより、回路電源+5Vが出力短絡などによ
り出力不可となった場合でも、S−RAMのバックアッ
プ限界電圧以下となる前にバッテリ電圧に切り換えるこ
とができ、S−RAMの内容が破壊されるのを未然に防
止するために、電圧変動を特別な検知手段を追加するこ
となく、電源回路の既存の信号を用いて安価に検知し、
容易にバックアップ制御を実現することができる。
器のシステムに内蔵されるパワーONリセット回路との
組み合わせにより、回路電源+5Vが出力短絡などによ
り出力不可となった場合でも、S−RAMのバックアッ
プ限界電圧以下となる前にバッテリ電圧に切り換えるこ
とができ、S−RAMの内容が破壊されるのを未然に防
止するために、電圧変動を特別な検知手段を追加するこ
となく、電源回路の既存の信号を用いて安価に検知し、
容易にバックアップ制御を実現することができる。
【図1】この発明に係るメモリバックアップ回路の構成
を示す説明図である。
を示す説明図である。
【図2】図1に示したメモリバックアップ回路の電源シ
ーケンスを示すタイミングチャートである。
ーケンスを示すタイミングチャートである。
【図3】従来におけるメモリバックアップ回路の構成を
示す説明図である。
示す説明図である。
【図4】図3に示したメモリバックアップ回路の電源シ
ーケンスを示すタイミングチャートである。
ーケンスを示すタイミングチャートである。
1 ACフェイル信号 2 パワーダウン信号出力回路 3 Highアクティブパワーダウン信号 4 Lowアクティブパワーダウン信号 5 電圧切換回路 6 バッテリ 9 メモリバックアップ電源5VB 10 S−RAM 11 パワーONリセット回路 12 電圧検知素子 13 電圧検知リセット信号 14 電圧遅延用コンデンサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G06F 12/16 340 G06F 1/26 - 1/30 H02J 9/06
Claims (3)
- 【請求項1】 電子機器のシステムに内蔵されるスタテ
ィックRAMの内容を長期保持するため、前記スタティ
ックRAMの駆動電圧を電源OFF時にバッテリ電圧に
切り換えるメモリバックアップ回路において、 前記システムに内蔵されるパワーONリセット手段は、
予め決められた電圧レベルを検知する電圧検知手段を有
し、前記電圧検知手段から発生する、電源ON時に前記
システムをリセットするための電圧検知リセット信号
と、前記システムの電源回路に既存の出力電圧が所定値
以下になった場合に保護回路を作動させるためのACフ
ェイル信号とから、前記スタティックRAMのバックア
ップ限界電圧以下となる前に電圧低下を検知し、バッテ
リ電圧に切り換えることを特徴とするメモリバックアッ
プ回路。 - 【請求項2】 前記電圧検知手段は、電圧監視可変型で
あり、外付抵抗の抵抗値の比により検知電圧を任意に設
定できることを特徴とする請求項1に記載のメモリバッ
クアップ回路。 - 【請求項3】 前記メモリバックアップ回路のメモリバ
ックアップ電源に対し電圧遅延手段を接続したことを特
徴とする請求項1に記載のメモリバックアップ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4014580A JP2892208B2 (ja) | 1992-01-30 | 1992-01-30 | メモリバックアップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4014580A JP2892208B2 (ja) | 1992-01-30 | 1992-01-30 | メモリバックアップ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05204778A JPH05204778A (ja) | 1993-08-13 |
JP2892208B2 true JP2892208B2 (ja) | 1999-05-17 |
Family
ID=11865106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4014580A Expired - Fee Related JP2892208B2 (ja) | 1992-01-30 | 1992-01-30 | メモリバックアップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2892208B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100476875B1 (ko) * | 1997-10-08 | 2005-07-12 | 삼성전자주식회사 | 파워온리셋회로 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58174728U (ja) * | 1982-05-14 | 1983-11-22 | 自動車機器技術研究組合 | 揮発性メモリの内容保護装置 |
JPS60216731A (ja) * | 1984-04-09 | 1985-10-30 | 長野日本無線株式会社 | 無停電電源装置 |
JPS61258627A (ja) * | 1985-05-07 | 1986-11-17 | 富士通株式会社 | 電源制御回路 |
JPH0724917Y2 (ja) * | 1988-02-03 | 1995-06-05 | 株式会社テック | バックアップ電源回路 |
-
1992
- 1992-01-30 JP JP4014580A patent/JP2892208B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05204778A (ja) | 1993-08-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |