JP2587705Y2 - Ｃｐｕリセット回路及びこれを用いた熱線式検知器 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、CPUリセット回路及びこれを用いた熱線式
検知器に関する。

［従来の技術］ 近時、CPUによって信号処理を行ない、必要な負荷の
制御を行なう電子機器が広く使用されるようになって来
た。この信号処理に使用されるCPUは、電源投入時ある
いは電源電圧の低下時には、CPUに設けられたリセット
端子を指定された電圧レベル、例えば「Ｌ」レベルにし
ておき、電源電圧が安定に供給された時点で、リセット
端子の電圧レベルを「Ｈ」レベルにして、CPUをリセッ
トし、CPUが初期化された状態から信号処理を開始させ
る構成を採るのが通例である。従って、このリセット操
作が満足に行なわれない場合、つまりCPUへの電源の印
加と、リセット端子への「Ｈ」レベルの電圧の印加が同
時に行なわれるような場合には、CPUの初期化が正常に
行なわれず、CPUの信号処理動作がプログラムの途中か
らスタートして暴走するような事態が生ずる。

このようなCPUリセット回路の例を第３図および第４
図に示しており、第３図では、電源電圧VCCの電圧レベ
ルをリセット用IC101で監視しており、電圧レベルがリ
セット用IC101の内部に設けられた基準値よりも低下し
たときは、CPU100のリセット端子RSTに「Ｌ」レベルの
電圧を出力してCPU100の処理動作を停止し、電圧レベル
が規定値以上であれば「Ｈ」レベルを出力してCPU100を
リセットして信号処理を開始させる構成とされている。

また、第４図はCPU100に供給する電源電圧VCCと、他
の内部回路に供給する電源電圧VDDとを備えた機器のCPU
リセット回路102の例で、内部回路に供給する電源電圧V
DDのレベルが低下したときには、CPU100のリセット端子
RSTを「Ｌ」レベルにしてCPUの動作を停止させ、電源電
圧VDDが正常レベルであれば、CPU100のリセット端子RST
に「Ｈ」レベルを加えて、CPU100のリセットを行なって
初期化してから処理動作を開始させる構成とされてお
り、リセット回路102はトランジスタＱ、ダイオードD1,
D2、コンデンサＣおよび抵抗R1〜R4から成っている。そ
の動作を説明すると、通常、電源が投入されると、電源
電圧VDDと電源電圧VCCは略同時に所定の電圧レベルまで
上昇する。従って、電源投入時には、トランジスタＱの
ベースは略電源電圧VCCとなるが、エミッタ側は、電源
電圧VDDを抵抗R1,R2で分圧した電圧レベルまで、抵抗R1
を通じてコンデンサＣを時定数R1・Ｃで充電する。従っ
て、、電源投入時はトランジスタＱのエミッタはベース
よりも電圧レベルが低く、トランジスタＱはオフ状態で
あり、CPU100のリセット端子RSTは「Ｌ」レベルとなっ
ている。そして、コンデンサＣが充電され、その端子電
圧が上昇し、トランジスタＱのエミッタがベースよりも
電圧レベルが高くなると、トランジスタＱがオンして、
CPU100のリセット端子に「Ｈ」レベルの電圧が加わり、
CPU100がリセットされて初期化された状態でプログラム
の実行が開始される。以上の説明は電源投入時の場合で
あるが、機器の動作中に電源電圧VDDがなんらかの理由
で低下した場合は、電源電圧VDDの低下によって抵抗R1,
R2による分圧電圧がトランジスタＱのベース電圧よりも
低下してトランジスタＱがオフすると、CPU100のリセッ
ト端子RSTが「Ｌ」レベルとなってCPU100の動作が停止
し、電源電圧VDDが正常レベルに復旧するとトランジス
タＱがオンしてCPU100にリセットが掛けられて初期化さ
れた状態からプログラムの実行が開始される。つまり、
このリセット回路を設けることにより、電源電圧VDDが
低下して、内部回路が誤動作する状態の信号をCPU100で
受け付けないようにして、誤った制御が行なわれないよ
うにされている。尚、第４図のトランジスタＱは、内部
にエミッタ・ベース抵抗とベース抵抗とを内蔵してお
り、エミッタ・ベース抵抗は、ベースが開放された場合
に確実にトランジスタをオフするための高抵抗値のもの
が使用され、ベース抵抗は、エミッタ・ベース間に流れ
る電流を規制してトランジスタＱの破損を防止するため
の低抵抗が使用される。

しかしながら、上記第３図に示した構成では、CPU100
のリセット動作を行なうリセット用ICが高価であり、材
料コストが上がる。また、上記第４図に示した構成で
は、機器の動作中に於ける電源電圧VDDの低下に対して
は有効に動作するが、電源電圧VCCの低下に対しては、
リセット端子RSTは「Ｈ」レベルのままで、CPU100の処
理動作の停止およびリセット操作が全く行なわれず、機
器が誤動作することになり、簡単な構成でこれらの欠点
を除いたリセット回路の開発が待たれている。

［考案が解決しようとする課題］ 上記事情に鑑みて提案される本考案は、CPUの駆動電
源、内部回路の駆動電源のいずれかの電圧レベルが、そ
れぞれの規定値よりも低下すれば、CPUの駆動を停止す
ることにより、誤動作を防止したCPUリセット回路を提
供することを目的としており、 同時に提案される本考案は、熱線式検知器に上記CPU
リセット回路を適用することによって、検知回路、負荷
制御回路と、CPUの駆動電源との双方で電圧レベルを監
視して、電源の電圧レベルの低下による誤動作を防止し
た、信頼性の高い熱線式検知器を提供することを目的と
している。

［課題を解決するための手段］ 上記目的を達成するために提案される請求項１に記載
の本考案のCPUリセット回路では、第１の基準値を規定
するツエナーダイオードを有した第１のトランジスタ駆
動回路と、第２の基準値を規定するツエナーダイオー
ド、一端を接地した抵抗素子を有した第２のトランジス
タ駆動回路とを直列に接続し、第１のトランジスタ駆動
回路には内部回路の駆動電源となる第１の電源ラインを
接続するとともに、第２のトランジスタ駆動回路にはCP
Uの駆動電源となる第２の電源ラインを接続し、かつ上
記抵抗素子は、CPUのリセット端子に接続した構成とし
ており、上記第１の電源ライン、第２の電源ラインの電
圧レベルが、それぞれの基準値を越えたときには、上記
第１、第２のトランジスタ駆動回路をオンにして、上記
抵抗素子に信号電圧を生じさせることによって、上記CP
Uを起動して必要な信号処理を開始させる一方、上記第
１の電源ライン、第２の電源ラインの電圧レベルの少な
くともいずれか一方が、それぞれの基準値よりも低下し
たときには、上記第１、第２のトランジスタ駆動回路を
オフにして、上記抵抗素子に生じる信号電圧を接地レベ
ルに低下させることによって、上記CPUの駆動を停止す
る構成にしたことを特徴としている。

また、請求項２に記載の本考案の熱線式検知回路で
は、人体より放射される熱線を検知する焦電素子を有し
た検知回路と、上記検知回路の信号を処理するリセット
端子を有したCPUと、該CPUの信号を受けて必要な制御動
作を行なう負荷制御回路と、 第１および第２の基準値を、それぞれに有した判別部
を有した第１、第２のトランジスタ駆動回路を有し、第
１のトランジスタ駆動回路には、上記検知回路及び負荷
制御回路に電源を供給する第１の電源ラインを接続し、
かつ第２のトランジスタ駆動回路には、上記CPUに電源
を供給する第２の電源ラインを接続した構成とし、CPU
のリセット端子に信号電圧を出力するようにしたCPUリ
セット回路とを備えて構成され、 このCPUリセット回路は、上記第１の電源ラインおよ
び上記第２の電源ラインの電圧レベルが、上記第１の基
準値および第２の基準値のそれぞれを共に越えたときに
は、上記第１、第２のトランジスタ駆動回路をオンに
し、上記CPUのリセット端子に信号電圧を出力すること
によって、上記CPUを起動し、信号処理を開始して、上
記負荷制御回路を上記検知回路からの信号に応じて制御
する一方、上記第１の電源ラインの電圧レベルの少なく
ともいずれか一方が、それぞれの上記第１の基準値、上
記第２の基準値よりも低下したときには、上記CPUのリ
セット端子への信号電圧の出力を停止することによっ
て、上記CPUの駆動を停止する構成としたことを特徴と
する。

［作用］ 請求項１に記載の本考案のCPUリセット回路では、内
部回路の駆動電源を供給する第１の電源ライン、CPUの
駆動電源を供給する第２の電源ラインの電圧レベルが、
各々第１の基準値および第２の基準値を越えると、第１
および第２のトランジスタ駆動回路がオンして、抵抗素
子に信号電圧が生じるので、CPUのリセット端子には信
号電圧が供給され、CPUは起動されプログラムに従って
信号処理を開始する。かくして起動されたCPUは、第１
および第２のトランジスタがオンしている間は、信号処
理を継続して行う。

ところが、CPUが信号処理の実行中に、第１の電源ラ
インの電圧レベル、第２の電源ラインの電圧レベルの少
なくとも一方が、それぞれにおいて、第１の基準値、第
２の基準値よりも低下すると、第１、第２のトランジス
タ駆動回路がオフすることにより、CPUのリセット端子
に生じていた信号電圧は低下して、CPUは駆動を停止す
る。

請求項２に記載の本考案の熱線式検知器では、検知回
路に駆動電源を供給する第１の電源ライン、CPUに駆動
電源を供給する第２の電源ラインの電圧レベルが、各々
第１の基準値および第２の基準値をともに越えると、第
１、第２のトランジスタ駆動回路はともにオンとなり、
CPUリセット回路からCPUのリセット端子に信号電圧が出
力される。

そのため、CPUは起動され、予め準備されたプログラ
ムに従って検知回路からの検知信号を信号処理して負荷
制御回路を駆動し、必要な制御を開始する。そして、CP
Uによる信号処理は、第１の電源ラインおよび第２の電
源ラインの電圧レベルが、各々第１の基準値および第２
の基準値を越えている間は、継続して行われている。

しかし、CPUが信号処理の実行中に、第１の電源ライ
ン、第２の電源ラインの電圧レベルの少なくともいずれ
か一方が、第１の基準値、第２の基準値よりも低下する
と、CPUリセット回路からCPUのリセット端子への信号電
圧の出力が停止し、CPUは駆動を停止し、信号処理の実
行を停止する。

［実施例］ 以下に、図面を参照して本考案の実施例を説明する。

第１図は、請求項１に記載の本考案のCPUリセット回
路２の回路図であり、図において、VDDは第１の電源ラ
イン、VCCは第１の電源ラインVDDとは独立した第２の電
源ライン、１はリセット端子RSTを有したCPUである。

ここに、第１の電源ラインVDDは内部回路の駆動電源
として供給されており、第２の電源ラインVCCは、CPUの
駆動電源として供給されている。

また、第１のトランジスタ駆動回路と第２のトランジ
スタ駆動回路は直列に接続されており、第１の電源ライ
ンVDDには、第１のトランジスタ駆動回路が接続され、
第２の電源ラインVCCには、第２のトランジスタ駆動回
路が接続されている。

すなわち、第１の電源ラインVDDには、ツエナー電圧
が第１の基準値V1に規定された第１のツエナーダイオー
ドZD1のカソードが接続され、アノード側はエミッタを
接地した第１のトランジスタQ1のベースに接続されてお
り、第２のトランジスタQ2のエミッタは第２の電源ライ
ンVCCに接続され、コレクタは抵抗Ｒを介して接地され
ており、第１のトランジスタQ1のコレクタと第２のトラ
ンジスタQ2のベースとの間には、ツエナー電圧が第２の
基準値V2に規定された第２のツエナーダイオードが、そ
のアノード側が第１のトランジスタのコレクタ側になる
ように接続されている。

また、第２のトランジスタQ2のコレクタとCPU1のリセ
ット端子RSTとが接続された回路構成となっている。
尚、第１および第２のトランジスタQ1,Q2は、ベース・
エミッタ間の抵抗とベースに直列に挿入された抵抗を内
蔵しており、ベース・エミッタ間の抵抗は、ベースが開
放された場合のトランジスタの誤動作を防止する作用を
有した高抵抗値の抵抗であり、ベースに直列に挿入され
た抵抗は、ベース・エミッタ間の入力電圧によるトラン
ジスタの破壊の防止作用を有する低抵抗値の抵抗であ
る。

また、図では、トランジスタQ1のコレクタとトランジ
スタQ2のベースとの間には、ツエナーダイオードZD2と
直列に外付けの抵抗を設けていないが、トランジスタQ2
に内蔵されたベース抵抗を代用している。

その動作を説明すると、トランジスタQ1は、第１の電
源ラインVDDの電圧レベルが（第１の基準値V1）＋（第
１のトランジスタQ1のベース・エミッタ間電圧）よりも
高いときにオンする（トランジスタQ1のベース・エミッ
タ間電圧は略0.6ボルトであり、第１の基準値に比べて
小さいので、説明上第１の電源ラインの電圧レベルが第
１の基準値を越えた場合にトランジスタQ1がオンするも
のとする）。

また、第２のトランジスタQ2は、第１のトランジスタ
Q1がオンしている場合に限って、第２の電源ラインVCC
の電圧レベルが（第２の基準値）＋（トランジスタQ1の
飽和電圧）＋（トランジスタQ2のエミッタ・ベース間電
圧）よりも高いときにオンする（トランジスタQ1の飽和
電圧は略ゼロボルト、トランジスタQ2のエミッタ・ベー
ス間電圧は略0.6ボルトで、第２の基準値に比べて小さ
いので、説明上、第２の電源ラインの電圧レベルが第２
の基準値を越えた場合にトランジスタQ2がオンするもの
とする）。

従って、第１および第２の電源ラインの電圧レベル
が、各々第１の基準値および第２の基準値を越えると、
トランジスタQ1,Q2の双方がオンするので、トランジス
タQ2のコレクタ電流が抵抗Ｒを通じて流れ、CPU1のリセ
ット端子RSTには「Ｈ」レベルの信号電圧が加わる。

その結果、CPU1はリセットされた後にプログラムを実
行して、必要な信号処理を開始し、CPUによる信号処理
は、第１および第２の電源ラインの電圧レベルが、各々
第１の基準値および第２の基準値を越えている間、継続
して行われている。

ところが一方、CPU1が信号処理を実行中に、第１の電
源ラインの電圧レベルが第１の基準値よりも低下する
と、トランジスタQ1がオフし、これによってトランジス
タQ2のベース電流が遮断されてトランジスタQ2も同時に
オフする。従って、トランジスタQ2のコレクタ電流が遮
断されるので、CPU1のリセット端子は抵抗Ｒによって接
地電位となり、CPU1はプログラムの実行を停止する。

また、同様にCPU1が信号処理を実行中に、第２の電源
ラインの電圧レベルが第２の基準値よりも低下すると、
トランジスタQ2がオフするので、コレクタ電流が遮断さ
れて、CPU1のリセット端子は抵抗Ｒによって接地電位と
なり、CPU1はプログラムの実行を停止する。

従って、第１の基準値を内部回路が正常に動作する電
圧レベルに設定し、第２の基準値をCPU1を含めた信号処
理回路が正常に動作する電圧レベルに設定しておくこと
により、第１の電源ラインあるいは第２の電源ラインの
いずれかが低下して誤動作する状態となるときにCPU1の
信号処理動作を停止することができるので、制御負荷に
対する誤った制御を防止することが可能となる。

ついで、第２図は請求項２に記載の本考案の熱線式検
知器Ａの構成をブロック図で示したもので、CPUリセッ
ト回路２は上記請求項１に記載したCPUリセット回路２
と同一のものであり、その内部構成は省略する。

また１は、焦電素子（不図示）などによって検知回路
３で検知された信号を信号処理するリセット端子を備え
たCPU、４はCPUの処理信号によって必要な負荷の制御を
行なう負荷制御回路である。

また、第１の電源ラインVDDは内部回路を構成する検
知回路３と負荷制御回路に駆動電源として供給され、第
２の電源ラインVCCはCPU1に駆動電源として供給され、C
PUリセット回路２には、これら第１および第２の電源ラ
インの双方が接続されている。

このような熱線式検知器Ａでは、第１および第２の電
源ラインの電圧レベルの双方が、CPUリセット回路２内
の第１および第２の基準値よりも各々高い期間は、CPU
リセット回路２からCPU1のリセット端子RSTに信号電圧
が加えられるので、CPU1はリセットされて初期化された
後に、プログラムに従って、検知回路３からの検知信号
を信号処理して、負荷制御回路４を駆動して必要な制御
が行なわれる。

ところが一方、CPU1が信号処理を実行中に、内部回路
に電源を供給している第１の電源ラインの電圧レベルが
第１の基準値よりも低下すると、CPUリセット回路２か
らCPU1のリセット端子RSTへの信号電圧が停止するの
で、CPU1のプログラムの実行が停止する。

同様に、CPU1が信号処理を実行中に、CPU1に電源を供
給している第２の電源ラインの電圧レベルが第２の基準
値よりも低下すると、CPUリセット回路２からCPU1のリ
セット端子RSTへの信号電圧が停止するので、CPU1のプ
ログラムの実行が停止する。

従って、第１の基準値を、検知回路３および負荷制御
回路４が正常な動作を行なうために必要な下限の電圧レ
ベルに設定し、第２の基準値を、CPU1が正常な動作を行
なうために必要な下限の電圧レベルに設定しておくこと
により、第１の電源ラインあるいは第２の電源ラインの
電圧レベルが低下した場合には、直ちにCPU1の信号処理
動作を停止されるので、負荷が誤って制御されることが
防止される。

尚、上記説明では、第１の電源ラインと第２の電源ラ
インが故障などによって低下する場合の説明を行なっ
た。

しかし、このような場合に限らず、例えば、第１の電
源ラインと第２の電源ラインとが別のプリント基板に設
けられており、これら双方のプリント基板をコネクタで
接続するような構成の機器では、第１の電源ラインのみ
が通電され、電源供給を受けている状態で、コネクタの
接続によって第２の電源ラインの通電を行なった場合で
も、これら第１のおよび第２の電源ラインの双方が供給
されたときにのみ、CPU1のリセット端子に信号電圧が送
られてCPU1が軌道され、第１、第２の電源ラインのいず
れか一方が、第１、第２の基準値を低下したときには、
CPU1の起動を強制停止することが可能となる。

［考案の効果］ 請求項１に記載の本考案のCPUリセット回路により、
内部回路に駆動電源として供給される第１電源ライン、
CPUに駆動電源として供給される第２の電源ラインが、
いずれも規定の電圧レベルを越えた安定した場合に限っ
て、CPUは起動される。

また、第１、第２の電源ラインの少なくともいずれか
一方が、それぞれの基準値よりも低下すると、CPUの起
動は停止される。

したがって、内部回路の駆動電源となる電圧レベル、
CPUの駆動電源となる電圧レベルのいずれか一方でも不
安定なときには、CPUを起動し、信号処理させることが
ないので、誤動作が防止され信頼性が向上する。

また、請求項２に記載の本考案の熱線式検知器では、
上記CPUリセット回路を使用することにより、内部回路
の駆動電源となる電圧レベルや、CPUの駆動電源となる
電圧レベルが不安定なときに、負荷の誤った制御を防止
することができ、信頼性の向上した熱線式検知器を提供
できる。

【図面の簡単な説明】

第１図は請求項１に記載の本考案の実施例の回路図、第
２図は請求項２に記載の本考案の実施例の構成を示すブ
ロック図、第３図および第４図は従来のCPUリセット回
路の回路図である。 ［符号の説明］ １……CPU ２……CPUリセット回路 ３……検知回路 ４……負荷制御回路 Q1……第１のトランジスタ Q2……第２のトランジスタ RST……リセット端子 VDD……第１の電源ライン VCC……第２の電源ライン V1……第１の基準値 V2……第２の基準値 ZD1……第１のツエナーダイオード ZD2……第２のツエナーダイオード

フロントページの続き (72)考案者 森本 亮 大阪府門真市大字門真1048番地 松下電 工株式会社内 (72)考案者 筒井 譲二 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 昭55−162127（ＪＰ，Ａ)

Claims (2)

(57)【実用新案登録請求の範囲】
1. 【請求項１】第１の基準値を規定するツエナーダイオー
   ドを有した第１のトランジスタ駆動回路と、第２の基準
   値を規定するツエナーダイオード、一端を接地した抵抗
   素子を有した第２のトランジスタ駆動回路とを直列に接
   続し、第１のトランジスタ駆動回路には内部回路の駆動
   電源となる第１の電源ラインを接続するとともに、第２
   のトランジスタ駆動回路にはCPUの駆動電源となる第２
   の電源ラインを接続し、かつ上記抵抗素子は、CPUのリ
   セット端子に接続した構成としており、 上記第１の電源ライン、第２の電源ラインの電圧レベル
   が、それぞれの基準値を越えたときには、上記第１、第
   ２のトランジスタ駆動回路をオンにして、上記抵抗素子
   に信号電圧を生じさせることによって、上記CPUを起動
   して必要な信号処理を開始させる一方、 上記第１の電源ライン、第２の電源ラインの電圧レベル
   の少なくともいずれか一方が、それぞれの基準値よりも
   低下したときには、上記第１、第２のトランジスタ駆動
   回路をオフにして、上記抵抗素子に生じる信号電圧を接
   地レベルに低下させることによって、上記CPUの駆動を
   停止する構成にしたことを特徴とするCPUリセット回
   路。
2. 【請求項２】人体より放射される熱線を検知する焦電素
   子を有した検知回路と、 上記検知回路の信号を処理するリセット端子を有したCP
   Uと、 該CPUの信号を受けて必要な制御動作を行なう負荷制御
   回路と、 第１および第２の基準値を、それぞれに有した判別部を
   有した第１、第２のトランジスタ駆動回路を有し、第１
   のトランジスタ駆動回路には、上記検知回路及び負荷制
   御回路に電源を供給する第１の電源ラインを接続し、か
   つ第２のトランジスタ駆動回路には、上記CPUに電源を
   供給する第２の電源ラインを接続した構成とし、CPUの
   リセット端子に信号電圧を出力するようにしたCPUリセ
   ット回路とを備えて構成され、 このCPUリセット回路は、 上記第１の電源ラインおよび上記第２の電源ラインの電
   圧レベルが、上記第１の基準値および第２の基準値のそ
   れぞれを共に越えたときには、上記第１、第２のトラン
   ジスタ駆動回路をオンにし、上記CPUのリセット端子に
   信号電圧を出力することによって、上記CPUを起動し、
   信号処理を開始して、上記負荷制御回路を上記検知回路
   からの信号に応じて制御する一方、 上記第１の電源ラインの電圧レベルの少なくともいずれ
   か一方が、それぞれの上記第１の基準値、上記第２の基
   準値よりも低下したときには、上記CPUのリセット端子
   への信号電圧の出力を停止することによって、上記CPU
   の駆動を停止する構成としたことを特徴とする、熱線式
   検知器。