JP2012231221A - リセット回路 - Google Patents

Abstract

【課題】複数の電源電圧を駆動電圧とするＳｏＣ ＩＣ（System on a Chip Integrated Circuit）に対し、負荷変動やノイズに影響されること無く、複数の電源電圧の供給とリセット解除タイミングとのシーケンスを守ってリセットを行う。
【解決手段】供給ラインＬ１とリセット端子１６との間においてエミッタを供給ラインＬ１に向けつつコレクタをリセット端子１６に向けて介挿されたトランジスタＴｒ１と、トランジスタＴｒ１のベースとグランドとの間においてコレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ２と、トランジスタＴｒ１のコレクタとグランドとの間においてコレクタをトランジスタＴｒ２のコレクタに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ３とを備える。
【選択図】図２

Description

本発明はリセット回路に関し、特に少なくとも２種類の駆動電圧を必要とするＳｏＣ ＩＣ（System on a Chip Integrated Circuit）に対するリセットを制御するリセット回路に関する。

近年、１つの半導体チップ上に、マイコン等の制御回路の他に、特定の装置に特化した専用回路部を搭載するＳｏＣ（System on a Chip）と呼ばれる制御ＩＣが開発されている。ＳｏＣにおいては、各回路部毎に特定の駆動電圧を必要とする場合があり、全ての種類の駆動電圧が供給されない状態でＳｏＣを起動するブート動作を行うと、エラー状態となったりラッチ状態となったりする。そのため、ＳｏＣでは、全ての種類の駆動電圧を供給後にリセットを解除するシーケンスが推奨されている。

そのため、所定の電源をリセットＩＣに入力し、リセットＩＣの遅延機能により所定の電源が立ち上がってから所定時間が経過してからリセット信号を出力するように構成したり（特許文献３参照）、所定の電源が立ち上がった後にリセット解除を指示するリセット信号を生成してＳｏＣの専用回路部に供給するリセット回路を設けたり（特許文献１参照）、複数のＤＣ／ＤＣコンバーターの出力開始タイミングをシーケンス制御回路により制御したり（特許文献２参照）、といった対策が採られている。

特開２０１０−２５８９５１号公報 特開２０１０−２０６３８２号公報 特開２００６−３３３３１８号公報

上述した特許文献１のようなリセット回路では、リセットＩＣのディレイを利用してリセットタイミングを決定しているため負荷変動やノイズ等によるシーケンス乱れに対応できない。特許文献３にかかるリセット回路は単一の駆動電圧の供給とリセット解除タイミングとのシーケンスにかかるものであり、複数の駆動電圧の供給とリセット解除タイミングとのシーケンスに関するものではない。特許文献２にかかるシーケンス制御回路は具体的な回路構成が開示されていない。

本発明は、上記課題に鑑みてなされたもので、複数の駆動電圧を必要するＳｏＣ ＩＣ（System on a Chip Integrated Circuit）に対するリセットを制御するリセット回路において、負荷変動やノイズに影響されること無く、複数の駆動電圧の供給とリセット解除タイミングとのシーケンスを守る具体的なリセット回路の提供を目的とする。

本発明の態様の１つは、第１電源入力端子と第２電源入力端子とリセット端子とを備えるＳｏＣ ＩＣ（System on a Chip Integrated Circuit）のリセットを制御するリセット回路において、前記第１電源入力端子に第１駆動電圧を供給するための第１伝送ラインにエミッタを接続され、前記リセット端子にコレクタを接続されたＰＮＰ型トランジスタと、前記ＰＮＰ型トランジスタのベースとグランドとの間を前記ＰＮＰ型トランジスタのベースにコレクタを向けつつグランドにエミッタを向けて接続し、前記第２電源入力端子に第２駆動電圧を供給するための第２伝送ラインにベースを接続されたＮＰＮ型トランジスタと、を備える構成とされる。

また、本発明の態様の１つは、相違なる駆動電圧をそれぞれ入力される第１電源入力端子並びに複数の電源入力端子を備え且つ、リセット端子を備えるＳｏＣ ＩＣ（System on a Chip Integrated Circuit）のリセットを制御するリセット回路において、前記第１電源入力端子に第１駆動電圧を供給するための第１伝送ラインにエミッタを接続され、前記リセット端子にコレクタを接続されたＰＮＰ型トランジスタと、前記複数の電源入力端子と同数のＮＰＮ型トランジスタと、を備え、前記複数のＮＰＮ型トランジスタの各々は、前記複数の電源入力端子にそれぞれ駆動電圧を供給するための複数の伝送ラインにベースを１対１接続され、コレクタを前記ＰＮＰ型トランジスタのベースに向けつつエミッタをグランドに向けながら複数の前記ＮＰＮ型トランジスタの直列接続により前記ＰＮＰ型トランジスタのベースとグランドの間を接続する構成とされる。

なお、上述したリセット回路は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。

本発明によれば、負荷変動やノイズに影響されること無く、少なくとも２つの駆動電圧の供給とリセット解除タイミングとのシーケンスを守る具体的なリセット回路が提供される。
請求項２にかかる発明によれば、３つ以上の駆動電圧の供給とリセット解除タイミングとのシーケンスを守る具体的なリセット回路が提供される。
請求項３にかかる発明によれば、リセットがいったん解除された後、第１駆動電圧の供給が継続されている間は、他の駆動電圧の供給が停止されても、リセットの解除を継続するリセット回路が提供される。

テレビジョンの要部にかかる接続関係を示すブロック図である。 リセット回路の一例を示す回路図である。 リセット信号のタイミングチャートである。 リセット信号のタイミングチャートである。

以下、下記の順序に従って本発明の実施形態を説明する。
（１）本実施形態の構成：
（２）リセット回路：

（１）本実施形態の構成：
図１は、本発明にかかるリセット回路を備える電気機器や電子機器の一例として、テレビジョンの要部にかかる接続関係を示してある。なお、同図では、本発明に関係する部位以外は図示を省略してある。同図において、テレビジョン１００は、テレビジョン１００全体の制御や映像処理等を行うＳｏＣ ＩＣ１０（System on a Chip Integrated Circuit）と、商用の交流電源から各種電源電圧を生成する電源回路２０と、テレビジョン１００の各種設定値を記憶するフラッシュメモリー３０と、ＨＤＭＩインターフェース４０と、ＳｏＣ ＩＣ１０がプログラム実行する時にワークエリアとして利用されるＤＤＲ３ＳＤＲＡＭ５０と、を備えている。

ＳｏＣＩＣ１０は、内部に複数の専用回路を備えており、各専用回路の特性や設計に応じた駆動電圧を必要とする。例えば、図１に示すＳｏＣＩＣ１０は電源入力端子１１〜１５を備えており、各電源入力端子には異なる駆動電圧が入力されるようになっている。すなわち、電源入力端子１１は供給ラインＬ１を介してＡｌｌ３．３Ｖが入力され、電源入力端子１２には供給ラインＬ２を介してＰ−ＯＮ１．１Ｖが入力され、電源入力端子１３には供給ラインＬ３を介してＰ−ＯＮ５Ｖが入力され、電源入力端子１４には供給ラインＬ４を介してＰ−ＯＮ３．３Ｖが入力され、電源入力端子１５には供給ラインＬ５を介してＰ−ＯＮ１．５Ｖが入力されるようになっている。

同図において、Ａｌｌ３．３Ｖは例えばテレビジョン１００がスタンバイ状態とオン状態の双方で供給され、スタンバイ状態からオン状態への移行制御を行う回路の駆動電圧とされる。Ｐ−ＯＮ１．１Ｖは例えばＳｏＣＩＣ１０のコア電圧とされる。Ｐ−ＯＮ５Ｖは例えばフラッシュメモリー３０との通信に利用される。Ｐ−ＯＮ３．３Ｖは例えばＨＤＭＩＩ／Ｆ４０との通信やＧＰＩＯ端子（汎用入出力端子）に接続された構成との通信に利用される。Ｐ−ＯＮ１．５Ｖは例えばＤＤＲ３ＳＤＲＡＭとの通信に利用される。Ｐ−ＯＮ５Ｖは、その他、ＥＥＰＲＯＭ，ＰＣＭＣＩＡ，ＵＳＢ等との通信にも利用される。むろん、以上説明したＳｏＣに供給される電源電圧の電圧値や利用態様は一例であり、各機器の特性に応じて様々に変更可能である。

テレビジョン１００には、オフ状態、スタンバイ状態、オン状態、の３つの電源状態がある。オフ状態は、テレビジョン１００の何れの構成要素にも電源電圧が供給されていない状態であり、例えば、電源プラグを外部の電源ソケットに挿入していない状態、主電源がオフされている状態である。スタンバイ状態は、リモコン等の操作部からオン状態への移行指示が為されるのを待機している状態であり、電源プラグを外部の電源ソケットに挿入され、リモコン信号受信回路に電源供給されつつ他の回路に電源供給されていない状態である。オン状態は、テレビジョン１００の画面に映像を表示したりスピーカから音声を出力したりしてユーザーが視聴している状態であり、電源プラグを外部の電源ソケットに挿入され、主要な回路に電源供給されている状態である。

電源回路２０は、電源プラグを介して外部の商用交流電源を入力されており、当該商用交流電源から複数の直流電圧を生成し、各供給ラインＬ１〜Ｌ５に出力する。すなわち、供給ラインＬ１にＡｌｌ３．３Ｖを出力し、供給ラインＬ２にＰ−ＯＮ１．１Ｖを出力し、供給ラインＬ３にＰ−ＯＮ５Ｖを出力し、供給ラインＬ４にＰ−ＯＮ３．３Ｖを出力し、供給ラインＬ５にＰ−ＯＮ１．５Ｖを出力する。なお、各出力電圧の前に付す「Ａｌｌ」はオフ状態を除いて常に出力される（スタンバイ状態とオン状態の双方で出力される）ことを意味し、「Ｐ−ＯＮ」はスタンバイ状態では出力されずオン状態で出力されることを意味する。

ＳｏＣＩＣ１０のリセット回路６０は、供給ラインＬ１〜Ｌ５に対する直流電圧の供給状況を監視し、これら直流電圧の供給状況に応じてＳｏＣＩＣ１０のリセット端子１６に対するリセット信号の入力をオンオフする。ＳｏＣＩＣ１０は、リセット端子１６にリセット信号を入力されるとリセットを解除してＳｏＣを起動するブート動作を開始し、リセット端子１６に対するリセット信号の入力が停止するとＳｏＣをリセット状態とする。以下、リセット回路６０の具体的な回路構成について、図２を参照しつつ説明する。

（２）リセット回路：
図２は、リセット回路の一例を示す回路図である。同図には、説明の簡略のため、３種類の駆動電圧（Ａｌｌ３．３Ｖ、Ｐ−ＯＮ１．１Ｖ、Ｐ−ＯＮ５Ｖ）に基づいてリセット信号のオンオフを切替えるリセット回路を示してある。すなわち、同図に示すリセット回路６０は、３種類の駆動電圧の供給状況に応じてＳｏＣＩＣ１０をリセット状態としたり、リセットを解除したりする。

具体的には、リセット回路６０は、ＰＮＰ型のトランジスタＴｒ１、ＮＰＮ型のトランジスタＴｒ２〜Ｔｒ４、トランジスタＴｒ１のベース電圧調整回路６１、トランジスタＴｒ２のベース電圧調整回路６２、トランジスタＴｒ３のベース電圧調整回路６３、トランジスタＴｒ４のベース電圧調整回路６４、を備えている。なお、ＮＰＮ型のトランジスタＴｒ２〜Ｔｒ４はＮチャンネルのＦＥＴ（電界効果トランジスタ）とすることもできる。なお、同図においては、Ａｌｌ３．３Ｖは第１駆動電圧を構成し、Ｐ−ＯＮ１．１Ｖは第２駆動電圧を構成し、Ｐ−ＯＮ１．１ＶとＰ−ＯＮ５Ｖが複数の駆動電圧を構成し、供給ラインＬ１が第１伝送ラインを構成し、供給ラインＬ２が第２伝送ラインを構成し、供給ラインＬ２，Ｌ３が複数の伝送ラインを構成し、電源入力端子１１が第１電源入力端子を構成し、電源入力端子１２が第２電源入力端子を構成し、電源入力端子１２，１３が複数の電源入力端子を構成する。

トランジスタＴｒ１は、供給ラインＬ１とＳｏＣＩＣ１０のリセット端子１６との間に、エミッタを供給ラインＬ１に向けつつコレクタをＳｏＣのリセット端子１６に向けて介挿されている。トランジスタＴｒ２は、トランジスタＴｒ１のベースとグランドとの間に、コレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けて介挿され、電源入力端子１２にＰ−ＯＮ１．１Ｖを供給するための供給ラインＬ２にベースを接続されている。トランジスタＴｒ３は、トランジスタＴｒ２のエミッタとグランドとの間に、コレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けて介挿され、電源入力端子１３にＰ−ＯＮ５Ｖを供給するための供給ラインＬ３にベースを接続されている。すなわち、トランジスタＴｒ２，Ｔｒ３の各々は、電源入力端子１２，１３にそれぞれ駆動電圧を供給するための供給ラインＬ２，Ｌ３にベースを１対１接続され、コレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けながらトランジスタＴｒ２，Ｔｒ３の直列接続によりトランジスタＴｒ１のベースとグランドの間を接続している。トランジスタＴｒ４は、トランジスタＴｒ１のベースとグランドとの間に、コレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けて介挿され、ベースをベース電圧調整回路６４を介してリセット端子１６に接続されている。

ベース電圧調整回路６１は、トランジスタＴｒ１のベース電圧を調整する回路であり、例えば図２に示すようにトランジスタＴｒ１のエミッタ−ベース間を接続する抵抗Ｒ１により構成される。ベース電圧調整回路６１は、供給ラインＬ１の電圧がＳｏＣＩＣ１０の駆動電圧として十分に上昇しつつトランジスタＴｒ２，Ｔｒ３がターンオンすると、抵抗Ｒ１に電流が流れることにより所定電圧をトランジスタＴｒ１のベースに印加する。トランジスタＴｒ１は当該所定電圧によりターンオンする。なお、所定電圧は、トランジスタＴｒ１のエミッタ−ベース間に印加して当該トランジスタＴｒ１をターンオン可能な電圧（一般的には０．６５Ｖ以上であり、１．１Ｖ等）とされる。

ベース電圧調整回路６２は、トランジスタＴｒ２のベース電圧を調整する回路であり、例えば図２に示すように供給ラインＬ２の電圧を分圧する抵抗Ｒ２，Ｒ３と、抵抗Ｒ２，Ｒ３の接続点の電圧を充電するコンデンサＣ１とにより構成される。ベース電圧調整回路６２は、供給ラインＬ２の電圧がＳｏＣＩＣ１０の駆動電圧として十分に上昇すると所定電圧をトランジスタＴｒ２のベースに印加する。トランジスタＴｒ２はトランジスタＴｒ３がターンオンすれば当該所定電圧によりターンオンする。なお、所定電圧は、トランジスタＴｒ２のエミッタ−ベース間に印加されて当該トランジスタＴｒ２をターンオン可能な電圧（一般的には０．６５Ｖ以上であり、１．１Ｖ等）とされる。

ベース電圧調整回路６３は、トランジスタＴｒ３のベース電圧を調整する回路であり、例えば図２に示すように供給ラインＬ３の電圧を分圧する抵抗Ｒ４，Ｒ６と、当該分圧を低下させる抵抗Ｒ５とにより構成されている。ベース電圧調整回路６３は、供給ラインＬ３の電圧がＳｏＣＩＣ１０の駆動電圧として十分に上昇すると所定電圧をトランジスタＴｒ３のベースに印加する。トランジスタＴｒ３は当該所定電圧によりターンオンする。なお、所定電圧は、トランジスタＴｒ３のエミッタ−ベース間に印加されて当該トランジスタＴｒ３をターンオン可能な電圧（一般的には０．６５Ｖ以上であり、１．１Ｖ等）とされる。

ベース電圧調整回路６４は、トランジスタＴｒ４のベース電圧を調整する回路であり、例えば図２に示すようにトランジスタＴｒ１のコレクタとＳｏＣＩＣ１０のリセット端子１６とを接続してリセット信号を伝送するラインの電圧を所定割合に分圧する抵抗Ｒ７，Ｒ８により構成される。ベース電圧調整回路６４は、トランジスタＴｒ１を介して供給ラインＬ１の電圧がリセット端子１６に供給されると、所定電圧をトランジスタＴｒ４のベースに印加する。トランジスタＴｒ４は当該所定電圧によりターンオンする。なお、所定電圧は、トランジスタＴｒ４のエミッタ−ベース間に印加されて当該トランジスタＴｒ４をターンオン可能な電圧（一般的には０．６５Ｖ以上であり、１．１Ｖ等）とされる。

以上のように構成されたリセット回路６０の動作について説明する。
トランジスタＴｒ２とトランジスタＴｒ３は、双方のベースに所定電圧が印加されると、双方ともコレクタ−エミッタ間が導通してトランジスタＴｒ１のベースをグランドに接続する。一方、トランジスタＴｒ２とトランジスタＴｒ３は、何れか一方でもベースに所定電圧が印加されないと、何れか一方のコレクタ−エミッタ間が導通せず、全体としてトランジスタＴｒ１のベースをグランドに接続しない。すなわち、トランジスタＴｒ２，Ｔｒ３は、トランジスタＴｒ１のベース電圧の発生に関するＡＮＤ回路を構成している。
従って、トランジスタＴｒ１がターンオフした状態において、トランジスタＴｒ１は、トランジスタＴｒ２，Ｔｒ３の双方が共にターンオンするとターンオンし、トランジスタＴｒ２，Ｔｒ３のいずれか一方でもターンオンしていないとターンオンしない。

トランジスタＴｒ４は、いったん供給ラインＬ１〜Ｌ３の電圧が十分に上昇してトランジスタＴｒ１〜Ｔｒ３がターンオンすることによりトランジスタＴｒ１を介して供給ラインＬ１の電圧がリセット端子１６に供給されると、ターンオンする。このとき、トランジスタＴｒ４は、トランジスタＴｒ１のベースをトランジスタＴｒ２，Ｔｒ３とは異なるラインにてグランドに接続するため、これ以後トランジスタＴｒ１がターンオフして再びターンオンする場合を除き、トランジスタＴｒ１はトランジスタＴｒ２，Ｔｒ３のオンオフに依存しなくなる。なお、トランジスタＴｒ１を介してリセット端子１６に入力される電圧は、本実施形態においてリセット解除を指示するリセット信号を構成する。

また、トランジスタＴｒ４は、供給ラインＬ１の電圧上昇が不十分となってトランジスタＴｒ１がターンオフし、供給ラインＬ１の電圧がトランジスタＴｒ１を介してリセット端子１６に供給されなくなると、ターンオフする。

ただし、トランジスタＴｒ４は、供給ラインＬ１〜Ｌ３の電圧が十分に上昇していったんターンオンすると、供給ラインＬ２，Ｌ３のいずれか又は双方における電圧が低下してトランジスタＴｒ２，Ｔｒ３のいずれか又は双方がターンオフしても、供給ラインＬ１の電圧が十分であればターンオフしない。すなわち、トランジスタＴｒ４がいったんターンオンすると、トランジスタＴｒ１は供給ラインＬ１の電圧が低下しない限りターンオンを継続する。

図３，図４は、リセット信号のタイミングチャートである。これらの図には、供給ラインＬ１の電圧（図２の点Ａの電圧）、供給ラインＬ２の電圧（図２の点ｂの電圧）、供給ラインＬ３の電圧（図２の点Ｃの電圧）、リセット信号（図２の点Ｄの電圧）を示してある。

図３の初期状態においては、供給ラインＬ１〜Ｌ３の電圧が所定値に上昇していない。この状態から供給ラインＬ１，Ｌ２，Ｌ３の電圧がそれぞれのタイミングで所定値に上昇していき、いずれか１つの供給ラインでも所定値に達していない場合はリセット信号は出力されず、全ての供給ラインＬ１，Ｌ２，Ｌ３の電圧が所定値に達したときにリセット信号が出力される。

図４の初期状態においては、全ての供給ラインＬ１，Ｌ２，Ｌ３の電圧が所定値に上昇している。この状態から、供給ラインＬ２，Ｌ３の電圧が所定値より低下しても、供給ラインＬ１の電圧が所定値以上に維持されていれば、リセット信号は出力され続ける。一方、供給ラインＬ２，Ｌ３の電圧が所定値以上に維持されていても、供給ラインＬ１の電圧が所定値以下に低下すると、リセット信号は停止される。

以上説明したように、本実施形態にかかるリセット回路６０は、供給ラインＬ１とリセット端子１６との間においてエミッタを供給ラインＬ１に向けつつコレクタをリセット端子１６に向けて介挿されたトランジスタＴｒ１と、トランジスタＴｒ１のベースとグランドとの間においてコレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ２と、トランジスタＴｒ１のコレクタとグランドとの間においてコレクタをトランジスタＴｒ２のコレクタに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ３とを備え、供給ラインＬ１にＡｌｌ３．３Ｖが供給され且つ供給ラインＬ２にＰ−ＯＮ１．１Ｖが供給され且つ供給ラインＬ３にＰ−ＯＮ５Ｖが供給されると、トランジスタＴｒ１がターンオンし、トランジスタＴｒ１のコレクタ電圧がリセット端子１６へリセットを解除する信号として入力されてＳｏＣ ＩＣ１０のリセットを解除し、供給ラインＬ１に対するＡｌｌ３．３Ｖの供給と供給ラインＬ２に対するＰ−ＯＮ１．１Ｖの供給と供給ラインＬ３に対するＰ−ＯＮ５Ｖの供給との少なくとも１つが行われないと、トランジスタＴｒ１がターンオンせず、トランジスタＴｒ１のコレクタ電圧がリセット端子１６へ入力されずＳｏＣ ＩＣ１０のリセットが解除されない。よって、ＳｏＣ ＩＣ１０に対するリセットを、負荷変動やノイズに影響されること無く、電源電圧の供給とリセット解除タイミングとのシーケンスを守る具体的な回路が提供される。

なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。

１１〜１５…電源入力端子、１６…リセット端子、２０…電源回路、３０…フラッシュメモリー、４０…ＨＤＭＩインターフェース、５０…ＤＤＲ３ＳＤＲＡＭ、６０…リセット回路、６１〜６４…ベース電圧調整回路、１００…テレビジョン、Ｃ１…コンデンサ、Ｌ１〜Ｌ５…供給ライン、Ｒ１〜Ｒ８…抵抗、Ｔｒ１〜Ｔｒ４…トランジスタ

Claims (3)

1. 第１電源入力端子と第２電源入力端子とリセット端子とを備えるＳｏＣ ＩＣ（System on a Chip Integrated Circuit）のリセットを制御するリセット回路において、
   前記第１電源入力端子に第１駆動電圧を供給するための第１伝送ラインにエミッタを接続され、前記リセット端子にコレクタを接続されたＰＮＰ型トランジスタと、
   前記ＰＮＰ型トランジスタのベースとグランドとの間を前記ＰＮＰ型トランジスタのベースにコレクタを向けつつグランドにエミッタを向けて接続し、前記第２電源入力端子に第２駆動電圧を供給するための第２伝送ラインにベースを接続されたＮＰＮ型トランジスタと、
   を備えることを特徴とするリセット回路。
2. 相違なる駆動電圧をそれぞれ入力される第１電源入力端子並びに複数の電源入力端子を備え且つ、リセット端子を備えるＳｏＣ ＩＣ（System on a Chip Integrated Circuit）のリセットを制御するリセット回路において、
   前記第１電源入力端子に第１駆動電圧を供給するための第１伝送ラインにエミッタを接続され、前記リセット端子にコレクタを接続されたＰＮＰ型トランジスタと、
   前記複数の電源入力端子と同数のＮＰＮ型トランジスタと、を備え、
   前記複数のＮＰＮ型トランジスタの各々は、前記複数の電源入力端子にそれぞれ駆動電圧を供給するための複数の伝送ラインにベースを１対１接続され、コレクタを前記ＰＮＰ型トランジスタのベースに向けつつエミッタをグランドに向けながら複数の前記ＮＰＮ型トランジスタの直列接続により前記ＰＮＰ型トランジスタのベースとグランドの間を接続することを特徴とするリセット回路。
3. 前記ＰＮＰ型トランジスタのベースにコレクタを接続され、グランドにエミッタを接続され、前記ＰＮＰ型トランジスタのコレクタと前記リセット端子とを接続するリセット信号の伝送ラインにベースを接続されたＮＰＮ型トランジスタを更に備えることを特徴とする請求項１または請求項２に記載のリセット回路。

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