JPH0249040Y2 - - Google Patents
Info
- Publication number
- JPH0249040Y2 JPH0249040Y2 JP8714886U JP8714886U JPH0249040Y2 JP H0249040 Y2 JPH0249040 Y2 JP H0249040Y2 JP 8714886 U JP8714886 U JP 8714886U JP 8714886 U JP8714886 U JP 8714886U JP H0249040 Y2 JPH0249040 Y2 JP H0249040Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- ram
- external power
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003068 static effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Description
【考案の詳細な説明】
[産業上の利用分野]
本考案は改良されたバツクアツプ手段を備えた
メモリ装置に関する。
メモリ装置に関する。
[従来の技術]
この種の装置としては、例えばスタテイツク
RAM(Random Access Memory)(以下S−
RAMという)を備えたものが知られており、高
価なROM(Read Only Memory)の代用品とし
ても使用できるという特徴をもつている。このよ
うなバツクアツプ手段およびS−RAMを備えた
メモリ装置は、例えばカセツトケース内に収納さ
れ、パーソナルコンピユータ本体等に着脱可能に
装着され、同コンピユータのデータ等を記憶し、
本体から切離しても内蔵のバツクアツプ手段によ
つて記憶内容を保持する。
RAM(Random Access Memory)(以下S−
RAMという)を備えたものが知られており、高
価なROM(Read Only Memory)の代用品とし
ても使用できるという特徴をもつている。このよ
うなバツクアツプ手段およびS−RAMを備えた
メモリ装置は、例えばカセツトケース内に収納さ
れ、パーソナルコンピユータ本体等に着脱可能に
装着され、同コンピユータのデータ等を記憶し、
本体から切離しても内蔵のバツクアツプ手段によ
つて記憶内容を保持する。
上述したバツクアツプ手段としては、例えば
CPUを使用し、パーソナルコンピユータ本体か
らの制御信号によつて、S−RAMのチツプセレ
クト信号電圧を制御するようにしたものがある。
また、第3図に示すように、トランジスタ21
と、3個の抵抗22,23,24と、S−RAM
のチツプセレクト電圧とほぼ等しい安定電圧のツ
エナダイオード25とからなる一種のスイツチン
グ回路がある。
CPUを使用し、パーソナルコンピユータ本体か
らの制御信号によつて、S−RAMのチツプセレ
クト信号電圧を制御するようにしたものがある。
また、第3図に示すように、トランジスタ21
と、3個の抵抗22,23,24と、S−RAM
のチツプセレクト電圧とほぼ等しい安定電圧のツ
エナダイオード25とからなる一種のスイツチン
グ回路がある。
この回路によれば、外部電源切離時に、ツエナ
ダイオード25が非導通になるので、トランジス
タ21は瞬時にオフし、したがつて、トランジス
タ21のエミツタ電圧はローレベルになり、ここ
に接続したS−RAMのチツプセレクト信号入力
端子の電圧も外部電圧切離時に瞬時に強制的にロ
ーレベルになる。
ダイオード25が非導通になるので、トランジス
タ21は瞬時にオフし、したがつて、トランジス
タ21のエミツタ電圧はローレベルになり、ここ
に接続したS−RAMのチツプセレクト信号入力
端子の電圧も外部電圧切離時に瞬時に強制的にロ
ーレベルになる。
[考案が解決しようとする問題点]
しかしながら、前記では、回路構成が複雑で
あり、かつコストが高い。
あり、かつコストが高い。
また、前記では、部品点数が多く、消費電力
が大きく、かつコストが高い。
が大きく、かつコストが高い。
そこで本考案の目的は、以上のような問題を解
消し、きわめて簡単な構成であり、消費電力が小
さく、かつコストが低いバツクアツプ手段を備え
たメモリ装置を提供することにある。
消し、きわめて簡単な構成であり、消費電力が小
さく、かつコストが低いバツクアツプ手段を備え
たメモリ装置を提供することにある。
[問題点を解決するための手段]
本考案によれば、各々異なつた数のダイオード
を介してS−RAMの電源端子およびチツプセレ
クト信号入力端子を外部電源に接続することによ
つて、外部電源切離時にチツプセレクト信号入力
端子電圧を瞬時にローレベルにする。
を介してS−RAMの電源端子およびチツプセレ
クト信号入力端子を外部電源に接続することによ
つて、外部電源切離時にチツプセレクト信号入力
端子電圧を瞬時にローレベルにする。
[実施例]
以下、図面を参照して本考案を詳細に説明す
る。
る。
第1図は本考案を適用したメモリカセツトのバ
ツクアツプ手段およびS−RAMを示し、S−
RAMのアドレスライン、データ入出力ライン等
の他の信号系統は省略する。なお、このメモリカ
セツトは例えばパーソナルコンピユータ本体、コ
ンピユータゲーム機本体に離脱可能に装着される
ような形状、構造をもつており、以下のような部
品を内蔵する。
ツクアツプ手段およびS−RAMを示し、S−
RAMのアドレスライン、データ入出力ライン等
の他の信号系統は省略する。なお、このメモリカ
セツトは例えばパーソナルコンピユータ本体、コ
ンピユータゲーム機本体に離脱可能に装着される
ような形状、構造をもつており、以下のような部
品を内蔵する。
第1図において、1はS−RAM、2は内部電
池(例えばリチウム電池)である。3は第1ダイ
オードであつて、アノードを内部電池2に、カソ
ードをS−RAM1の電源端子(VDD)に各々接
続する。
池(例えばリチウム電池)である。3は第1ダイ
オードであつて、アノードを内部電池2に、カソ
ードをS−RAM1の電源端子(VDD)に各々接
続する。
4は外部電源入力端子であつて、外部電源(た
とえばパーソナルコンピユータの内部電源)5の
出力端に接続される。6は第2ダイオードであつ
て、アノードを外部電源入力端子4に、カソード
をS−RAM1の電源端子に各々接続する。
とえばパーソナルコンピユータの内部電源)5の
出力端に接続される。6は第2ダイオードであつ
て、アノードを外部電源入力端子4に、カソード
をS−RAM1の電源端子に各々接続する。
7および8は同方向に直列接続した第3および
第4ダイオードであつて、第3ダイオード7のア
ノードを外部電源入力端子4に、第4ダイオード
8のカソードをS−RAM1のチツプセレクト信
号入力端子(CS2)に各々接続する。なお、各ダ
イオード3,6,7および8はシリコンダイオー
ドであり、また同一規格のものであつてもよい。
第4ダイオードであつて、第3ダイオード7のア
ノードを外部電源入力端子4に、第4ダイオード
8のカソードをS−RAM1のチツプセレクト信
号入力端子(CS2)に各々接続する。なお、各ダ
イオード3,6,7および8はシリコンダイオー
ドであり、また同一規格のものであつてもよい。
9はS−RAM1のチツプセレクト信号入力端
子およびアース間に設けた抵抗(例えば10KΩ)
である。
子およびアース間に設けた抵抗(例えば10KΩ)
である。
なお、S−RAM1のデータ保持可能な電源電
圧(データ保持モード)は例えば4.4〜2.0Vとす
る。これに適応するため、外部電源5の電圧は
5V、内部電池の電圧は3Vとする。
圧(データ保持モード)は例えば4.4〜2.0Vとす
る。これに適応するため、外部電源5の電圧は
5V、内部電池の電圧は3Vとする。
以上のような構成によれば、外部電源入力端子
4を外部電源5に接続した状態(例えばコンピユ
ータ本体にメモリカセツトを挿入した状態)にお
いては、S−RAM1の電源端子(VDD)には、
第2ダイオード6による電圧降下分(約0.6V)
を5Vから差引いた約4.4Vの電圧が印加される。
内部電池2には第1ダイオード3に阻止されて外
部電源電圧は印加されない。また、S−RAM1
のチツプセレクト信号入力端子(CS2)には、第
3および第4ダイオード7および8による電圧降
下分(約1.2V)を5Vから差引いた約3.8Vの電圧
が印加される。このような状態で、データ信号、
アドレス信号等の制御が行われる。
4を外部電源5に接続した状態(例えばコンピユ
ータ本体にメモリカセツトを挿入した状態)にお
いては、S−RAM1の電源端子(VDD)には、
第2ダイオード6による電圧降下分(約0.6V)
を5Vから差引いた約4.4Vの電圧が印加される。
内部電池2には第1ダイオード3に阻止されて外
部電源電圧は印加されない。また、S−RAM1
のチツプセレクト信号入力端子(CS2)には、第
3および第4ダイオード7および8による電圧降
下分(約1.2V)を5Vから差引いた約3.8Vの電圧
が印加される。このような状態で、データ信号、
アドレス信号等の制御が行われる。
以上のような状態から、メモリカセツトをパー
ソナルコンピユータ本体等の所定の箇所から離脱
し(取り出す)、外部電源入力端子4と外部電源
5とを切り離すと、S−RAM1の電源端子およ
びチツプセレクト信号入力端子に印加されていた
電圧は急激に低下する。ただし、S−RAM1の
電源端子には、第1ダイオード3を介して内部電
池2の電圧が印加されるから、同電源端子の電圧
は、約2.4Vまでしか低下しない。一方、S−
RAM1のチツプセレクト信号入力端子には、内
部電池2からの電圧は第2ダイオード6によつて
阻止されて印加されないから、同チツプセレクト
信号入力端子電圧は実質的に0Vまで低下する。
この様子を第2図に示す。
ソナルコンピユータ本体等の所定の箇所から離脱
し(取り出す)、外部電源入力端子4と外部電源
5とを切り離すと、S−RAM1の電源端子およ
びチツプセレクト信号入力端子に印加されていた
電圧は急激に低下する。ただし、S−RAM1の
電源端子には、第1ダイオード3を介して内部電
池2の電圧が印加されるから、同電源端子の電圧
は、約2.4Vまでしか低下しない。一方、S−
RAM1のチツプセレクト信号入力端子には、内
部電池2からの電圧は第2ダイオード6によつて
阻止されて印加されないから、同チツプセレクト
信号入力端子電圧は実質的に0Vまで低下する。
この様子を第2図に示す。
第2図において、曲線AはS−RAM1の電源
端子電圧を示し、曲線BはS−RAM1のチツプ
セレクト信号入力端子電圧を示す。時点t1は外
部電源5からの切離時を示しており、この時点t
1から両端子電圧は併行的に瞬時に低下して、電
源端子電圧(曲線A)は2.4Vになり、チツプセ
レクト信号入力端子電圧(曲線B)はローレベル
(実質的に0V)になる。このように、S−RAM
1のチツプセレクト信号入力端子は、ハイインピ
ーダンスであるにもかかわらず、同入力端子と外
部電源端子4とを(順方向にローインピーダンス
である)2つのダイオード7,8によつて接続し
てあるので、外部電源切離時に瞬時にローレベル
(実質的に0V)に低下する。したがつて、S−
RAM1は内部電池2によつてきわめて安全確実
にデータ保持される。
端子電圧を示し、曲線BはS−RAM1のチツプ
セレクト信号入力端子電圧を示す。時点t1は外
部電源5からの切離時を示しており、この時点t
1から両端子電圧は併行的に瞬時に低下して、電
源端子電圧(曲線A)は2.4Vになり、チツプセ
レクト信号入力端子電圧(曲線B)はローレベル
(実質的に0V)になる。このように、S−RAM
1のチツプセレクト信号入力端子は、ハイインピ
ーダンスであるにもかかわらず、同入力端子と外
部電源端子4とを(順方向にローインピーダンス
である)2つのダイオード7,8によつて接続し
てあるので、外部電源切離時に瞬時にローレベル
(実質的に0V)に低下する。したがつて、S−
RAM1は内部電池2によつてきわめて安全確実
にデータ保持される。
また、外部電源接続時においても、同様にS−
RAM1の電源端子電圧およびチツプセレクト信
号入力端子電圧は併行的に瞬時に上昇する。
RAM1の電源端子電圧およびチツプセレクト信
号入力端子電圧は併行的に瞬時に上昇する。
[考案の効果]
以上、説明したように本考案によれば、ダイオ
ードのもつ電圧降下特性および順方向のローイン
ピーダンスを利用し、S−RAMの電源端子およ
びチツプセレクト信号入力端子を各々異なつた数
のダイオードを介して外部電源に共通に接続する
ことによつて、外部電源切離時にチツプセレクト
信号入力端子電圧を瞬時にローレベルにすること
ができ、したがつて、きわめて安全確実にメモリ
をバツクアツプすることができる。しかも本考案
によれば、数個のダイオードによつて所期の目的
を達成することができるので、きわめて安価にバ
ツクアツプ手段を備えたメモリ装置を提供するこ
とができる。
ードのもつ電圧降下特性および順方向のローイン
ピーダンスを利用し、S−RAMの電源端子およ
びチツプセレクト信号入力端子を各々異なつた数
のダイオードを介して外部電源に共通に接続する
ことによつて、外部電源切離時にチツプセレクト
信号入力端子電圧を瞬時にローレベルにすること
ができ、したがつて、きわめて安全確実にメモリ
をバツクアツプすることができる。しかも本考案
によれば、数個のダイオードによつて所期の目的
を達成することができるので、きわめて安価にバ
ツクアツプ手段を備えたメモリ装置を提供するこ
とができる。
第1図は本考案を適用したメモリカセツトの回
路図、第2図は同メモリカセツトにおける電源端
子電圧とチツプセレクト信号入力端子電圧との関
係を示す図、第3図はS−RAMのチツプセレク
ト信号入力端子電圧を制御するための回路の一例
を示す図である。 1……スタテイツクRAM、2……内部電池、
3,6,7,8……ダイオード、5……外部電
源。
路図、第2図は同メモリカセツトにおける電源端
子電圧とチツプセレクト信号入力端子電圧との関
係を示す図、第3図はS−RAMのチツプセレク
ト信号入力端子電圧を制御するための回路の一例
を示す図である。 1……スタテイツクRAM、2……内部電池、
3,6,7,8……ダイオード、5……外部電
源。
Claims (1)
- 【実用新案登録請求の範囲】 スタテイツクRAMと、 外部電源に前記スタテイツクRAMの電源端子
を逆流防止して接続するためのダイオードと、 前記外部電源に前記スタテイツクRAMのチツ
プセレクト信号入力端子を逆流防止して接続する
ための直列接続した少なくとも2つのダイオード
とを具えたことを特徴とするメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8714886U JPH0249040Y2 (ja) | 1986-06-10 | 1986-06-10 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8714886U JPH0249040Y2 (ja) | 1986-06-10 | 1986-06-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62198597U JPS62198597U (ja) | 1987-12-17 |
JPH0249040Y2 true JPH0249040Y2 (ja) | 1990-12-21 |
Family
ID=30944106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8714886U Expired JPH0249040Y2 (ja) | 1986-06-10 | 1986-06-10 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0249040Y2 (ja) |
-
1986
- 1986-06-10 JP JP8714886U patent/JPH0249040Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS62198597U (ja) | 1987-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5382839A (en) | Power supply control circuit for use in IC memory card | |
US3859638A (en) | Non-volatile memory unit with automatic standby power supply | |
US5058075A (en) | Battery circuit for an integrated circuit (IC) memory card | |
US5138142A (en) | Ic card with improved power supply switching circuitry | |
JPS5951071B2 (ja) | メモリ保護回路 | |
US4607351A (en) | Cartridge memory protection | |
CA1154538A (en) | Battery backup circuit for an integrated memory device | |
US4831595A (en) | Low voltage power down logic control circuit | |
JPH0249040Y2 (ja) | ||
US4611302A (en) | Non-volatile data stores | |
EP0661714B1 (en) | Circuit device and corresponding method for resetting non-volatile and electrically programmable memory devices | |
US5604709A (en) | Persistent data storage which utilizes a shared power supply | |
JPS6061988A (ja) | 半導体メモリ | |
JP2548183B2 (ja) | メモリ−カ−ド | |
JPS6215920Y2 (ja) | ||
JPH06119510A (ja) | メモリカード | |
JPH0430720Y2 (ja) | ||
JPS5938676B2 (ja) | メモリのバツテリ−バツクアツプ回路 | |
JPH082752Y2 (ja) | Icカード | |
JPS61122766A (ja) | メモリバツクアツプ用電源監視回路 | |
KR950002023B1 (ko) | 마이크로 프로세서 응용회로에서의 cmos 메모리 백업회로 | |
JPS6436391A (en) | Ic memory card | |
JPS6234359Y2 (ja) | ||
JPS63286991A (ja) | メモリ−カ−ド | |
JPS60229129A (ja) | 停電補償回路 |