JPS5938676B2 - メモリのバツテリ−バツクアツプ回路 - Google Patents
メモリのバツテリ−バツクアツプ回路Info
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- JPS5938676B2 JPS5938676B2 JP54079875A JP7987579A JPS5938676B2 JP S5938676 B2 JPS5938676 B2 JP S5938676B2 JP 54079875 A JP54079875 A JP 54079875A JP 7987579 A JP7987579 A JP 7987579A JP S5938676 B2 JPS5938676 B2 JP S5938676B2
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Description
【発明の詳細な説明】
この発明はメモリを駆動する主電源をオフしたとき、こ
のメモリのバックアップのためのバッテリーバックアッ
プ回路に関するものである。
のメモリのバックアップのためのバッテリーバックアッ
プ回路に関するものである。
第１図は従来のメモリのバッテリーバックアップ回路を
示す回路図である。同図において、１はマイクロコンピ
ュータ（以下ＣＰＵと云う）、２は電圧Ｖｃｃが印加す
る電圧端子２ａ）アース端子２ｂ、チップセレクト入力
端子２ｃおよび２ｄ）コントロールバス３が接続される
端子２ｅ）データバス４が接続される端子２ｆ）アドレ
スバス５が接続する端子２ｇを備えたＣ−ＭＯＳメモリ
、６はこのＣ−ＭＯＳメモリ２を駆動するための電圧Ｅ
１の主電源、□はこのＣ−ＭＯＳメモリ２をバックアッ
プするための電圧Ｅ２のバッテリー電源、８および９は
ダイオード、１０および１１はスイッチである。次に、
上記構成に係るメモリのバッテリーバックアップ回路の
動作について説明する。
示す回路図である。同図において、１はマイクロコンピ
ュータ（以下ＣＰＵと云う）、２は電圧Ｖｃｃが印加す
る電圧端子２ａ）アース端子２ｂ、チップセレクト入力
端子２ｃおよび２ｄ）コントロールバス３が接続される
端子２ｅ）データバス４が接続される端子２ｆ）アドレ
スバス５が接続する端子２ｇを備えたＣ−ＭＯＳメモリ
、６はこのＣ−ＭＯＳメモリ２を駆動するための電圧Ｅ
１の主電源、□はこのＣ−ＭＯＳメモリ２をバックアッ
プするための電圧Ｅ２のバッテリー電源、８および９は
ダイオード、１０および１１はスイッチである。次に、
上記構成に係るメモリのバッテリーバックアップ回路の
動作について説明する。
まず、Ｃ−ＭＯＳメモリ２は主電源６がオフ状態（零電
位）のときに１まバッテリー電源Ｔからダイオード９を
介して電気エネルギーが供給さ札所定のデータを記憶し
ている。
位）のときに１まバッテリー電源Ｔからダイオード９を
介して電気エネルギーが供給さ札所定のデータを記憶し
ている。
このとき、スイッチ１０はオフ状態であり、スイッチ１
１はオン状態であるから、Ｃ−ＭＯＳメモリ２のチップ
セレクト入力端子２ｄは零電位になるので、Ｃ一ＭＯＳ
メモリ２は書込み、読出しができない状態にあり、Ｃ−
ＭＯＳメモリ２は記憶保持が達成できる。次に、主電源
６がオン状態になり、この電源電圧Ｅｌが第２図ａに示
すように、バッテリ一電源７の電圧Ｅ，を越せばＣ−Ｍ
ＯＳメモリ２の電圧端子２ａは主電源６の電圧Ｅ，が印
加する。この状態で、第２図ｂに示すように、スイツチ
１０をオンにすると、Ｃ−ＭＯＳメモリ２の電圧端子２
ａの電圧Ｅ３（Ｃ−ＭＯＳメモリ２に規定する電圧）は
第２図ｄに示すように、定常値Ｅ１に十分近ずくので、
Ｃ−ＭＯＳメモリ２に規定する電圧Ｅ３（Ｅ１〉Ｅ３〉
Ｅ，）を越したのち、第２図ｃに示すように、スイツチ
１１をオフにすると、Ｃ−ＭＯＳメモリ２のチツプセレ
クト入力端子２ｄは第２図ｅに示す電圧Ｃ４（Ｃ−ＭＯ
Ｓメモリ２に規定する電圧）が印加する。したがつて、
このＣ−ＭＯＳメモリ２はＣＰＵｌとのデータ交換の動
作を行なう状態になる。次に、主電源６をオフにすると
きには、まず、スイツチ１１をオンにし、Ｃ−ＭＯＳメ
モリ２のチツプセレクト入力端子２ｄをアースレベルに
し、Ｃ−ＭＯＳメモリ２が書込み、読出しができないよ
うにする。そして、スイツチ１０をオフにすることによ
つて、Ｃ−ＭＯＳメモリ２は主電源６によつてデータが
保持されている状態になる。しかしながら、この第１図
に示すような従来のメモリのバツテリーバツクアツプ回
路ではスイツチ１０およびスイツチ１１の開閉順序を上
述の通りに行なわなければならないことはもちろんであ
るが、スイツチ１１のオン・オフは主電源６が十分に定
常値Ｅ１に達してから行なう必要がある。
１はオン状態であるから、Ｃ−ＭＯＳメモリ２のチップ
セレクト入力端子２ｄは零電位になるので、Ｃ一ＭＯＳ
メモリ２は書込み、読出しができない状態にあり、Ｃ−
ＭＯＳメモリ２は記憶保持が達成できる。次に、主電源
６がオン状態になり、この電源電圧Ｅｌが第２図ａに示
すように、バッテリ一電源７の電圧Ｅ，を越せばＣ−Ｍ
ＯＳメモリ２の電圧端子２ａは主電源６の電圧Ｅ，が印
加する。この状態で、第２図ｂに示すように、スイツチ
１０をオンにすると、Ｃ−ＭＯＳメモリ２の電圧端子２
ａの電圧Ｅ３（Ｃ−ＭＯＳメモリ２に規定する電圧）は
第２図ｄに示すように、定常値Ｅ１に十分近ずくので、
Ｃ−ＭＯＳメモリ２に規定する電圧Ｅ３（Ｅ１〉Ｅ３〉
Ｅ，）を越したのち、第２図ｃに示すように、スイツチ
１１をオフにすると、Ｃ−ＭＯＳメモリ２のチツプセレ
クト入力端子２ｄは第２図ｅに示す電圧Ｃ４（Ｃ−ＭＯ
Ｓメモリ２に規定する電圧）が印加する。したがつて、
このＣ−ＭＯＳメモリ２はＣＰＵｌとのデータ交換の動
作を行なう状態になる。次に、主電源６をオフにすると
きには、まず、スイツチ１１をオンにし、Ｃ−ＭＯＳメ
モリ２のチツプセレクト入力端子２ｄをアースレベルに
し、Ｃ−ＭＯＳメモリ２が書込み、読出しができないよ
うにする。そして、スイツチ１０をオフにすることによ
つて、Ｃ−ＭＯＳメモリ２は主電源６によつてデータが
保持されている状態になる。しかしながら、この第１図
に示すような従来のメモリのバツテリーバツクアツプ回
路ではスイツチ１０およびスイツチ１１の開閉順序を上
述の通りに行なわなければならないことはもちろんであ
るが、スイツチ１１のオン・オフは主電源６が十分に定
常値Ｅ１に達してから行なう必要がある。
そのため、スイツチ１０のオンオフとスイツチ１１のオ
ンオフの間には十分時間をおく必要がある。また、主電
源６の定常状態で、この主電源６の電圧が急激に下がつ
た場合にはスイツチ１１があるため、主電源６の下降に
追いつかず、Ｃ一ＭＯＳメモリ２のデータの内容が保持
できないなどの欠点があった。この発明は以上の点に鑑
み、このような問題を解決すると共にかかる欠点を除去
すべくなされたもので、その目的は簡単な回路構成によ
つて主電源の電圧の変化に直ちに応答し、しかも無接点
化し主電源の急激な変化に対しても、主電源およびバツ
テリ一電源以外の補助電源を用いずに、メモリがデータ
を保持することができるメモリのバツテリーバツクアツ
プ回路を提供することにある。
ンオフの間には十分時間をおく必要がある。また、主電
源６の定常状態で、この主電源６の電圧が急激に下がつ
た場合にはスイツチ１１があるため、主電源６の下降に
追いつかず、Ｃ一ＭＯＳメモリ２のデータの内容が保持
できないなどの欠点があった。この発明は以上の点に鑑
み、このような問題を解決すると共にかかる欠点を除去
すべくなされたもので、その目的は簡単な回路構成によ
つて主電源の電圧の変化に直ちに応答し、しかも無接点
化し主電源の急激な変化に対しても、主電源およびバツ
テリ一電源以外の補助電源を用いずに、メモリがデータ
を保持することができるメモリのバツテリーバツクアツ
プ回路を提供することにある。
このような目的を達成するため、この発明は、主電源と
並列に接続されかつ上記主電源の電圧の変化を検出する
ツエナーダイオードと抵抗の直列接続よりなる第１の電
圧検出回路と、上記ツエナーダイオードと抵抗の接続点
にベースが接続され上記主電源の所定第１電圧によつて
動作する第１のトランジスタと、上記主電源と上記メモ
リの電圧端子との間に挿入されかつ上記第１のトランジ
スタの動作に基づいて導通状態となる第２のトランジス
タと、上記主電源と並列に接続されかつ上記第１の電圧
検出回路のツエナーダイオードのツエナ一電圧より高く
設定されたツエナ一電圧を有するツエナーダイオードと
抵抗の直列接続よりなる第２の電圧検出回路と、この第
２の電圧検出回路の出力端にベースが接続されかつ上記
主電源の上記所定第１電圧より大きい所定第２電圧によ
つて動作し上記メモリのチツプセレクト入力端子に所要
の電位を供給する第３のトランジスタとを設けるように
したものである。以下、図面に基づきこの発明の実施例
を詳細に説明する。
並列に接続されかつ上記主電源の電圧の変化を検出する
ツエナーダイオードと抵抗の直列接続よりなる第１の電
圧検出回路と、上記ツエナーダイオードと抵抗の接続点
にベースが接続され上記主電源の所定第１電圧によつて
動作する第１のトランジスタと、上記主電源と上記メモ
リの電圧端子との間に挿入されかつ上記第１のトランジ
スタの動作に基づいて導通状態となる第２のトランジス
タと、上記主電源と並列に接続されかつ上記第１の電圧
検出回路のツエナーダイオードのツエナ一電圧より高く
設定されたツエナ一電圧を有するツエナーダイオードと
抵抗の直列接続よりなる第２の電圧検出回路と、この第
２の電圧検出回路の出力端にベースが接続されかつ上記
主電源の上記所定第１電圧より大きい所定第２電圧によ
つて動作し上記メモリのチツプセレクト入力端子に所要
の電位を供給する第３のトランジスタとを設けるように
したものである。以下、図面に基づきこの発明の実施例
を詳細に説明する。
第３図はこの発明によるメモリのバツテリーバツクアツ
プ回路の一実施例を示す回路図である。
プ回路の一実施例を示す回路図である。
この第３図において第１図と同一符号のものは相当部分
を示し、１２は一端がＣ−ＭＯＳメモリ２の主動作のた
めの主電源６の正極側に接続された抵抗、１３はカソー
ド側が抵抗１２の他端に接続されアノード側が主電源６
の負極側に接続され主電源６の電圧変化を検出するツエ
ナーダイオードで、この抵抗１２とツエナーダイオード
１３の直列回路は主電源６と並列に接続されている。１
５はＰＮＰ形トランジスタで、そのエミツタは主電源６
の正極側に接続され、コレクタはＣ−ＭＯＳメモリ２の
チツプセレクト入力端子２ａに接続されると共に抵抗１
６を介して主電源６の負極側に接続さ粍ベースは抵抗１
４を介して上記抵抗１２とツエナーダイオード１３の接
続点に接続されている。
を示し、１２は一端がＣ−ＭＯＳメモリ２の主動作のた
めの主電源６の正極側に接続された抵抗、１３はカソー
ド側が抵抗１２の他端に接続されアノード側が主電源６
の負極側に接続され主電源６の電圧変化を検出するツエ
ナーダイオードで、この抵抗１２とツエナーダイオード
１３の直列回路は主電源６と並列に接続されている。１
５はＰＮＰ形トランジスタで、そのエミツタは主電源６
の正極側に接続され、コレクタはＣ−ＭＯＳメモリ２の
チツプセレクト入力端子２ａに接続されると共に抵抗１
６を介して主電源６の負極側に接続さ粍ベースは抵抗１
４を介して上記抵抗１２とツエナーダイオード１３の接
続点に接続されている。
１７はカソード側が主電源６の正極側に接続され主電源
６の電圧変化を検出するツエナーダイオド、１８はこの
ツエナーダイオード１７のアノード側に接続された抵抗
で、このツエナーダイオード１７と抵抗１８の直列回路
は主電源６と並列に接続されている。
６の電圧変化を検出するツエナーダイオド、１８はこの
ツエナーダイオード１７のアノード側に接続された抵抗
で、このツエナーダイオード１７と抵抗１８の直列回路
は主電源６と並列に接続されている。
２０はＮＰＮ形トランジスタで、そのコレクタは抵抗２
２を介してＰＮＰ形トランジスタ２１のベースに接続さ
れ、トランジスタ２０のエミツタは主電源６の負極側に
接続され、ベースは抵抗１９を介して上記ツエナーダイ
オード１７と抵抗１８の接続点に接続されている。
２を介してＰＮＰ形トランジスタ２１のベースに接続さ
れ、トランジスタ２０のエミツタは主電源６の負極側に
接続され、ベースは抵抗１９を介して上記ツエナーダイ
オード１７と抵抗１８の接続点に接続されている。
また、上記トランジスタ２１のエミツタは主電源６の正
極側に接続されコレクタはＣ−ＭＯＳメモリ２の電圧端
子２ａに接続されている。そして、上記ツエナーダイオ
ード１３のツエナーダイオード１７のツエナ一電圧より
も大きく設定されている。
極側に接続されコレクタはＣ−ＭＯＳメモリ２の電圧端
子２ａに接続されている。そして、上記ツエナーダイオ
ード１３のツエナーダイオード１７のツエナ一電圧より
も大きく設定されている。
また、主電源６およびバツテリ一電源７の各負極側は接
地され、各正極側はそれぞれダイオード８およびダイオ
ード９を順方向に介してＣ−ＭＯＳメモリ２の電圧端子
２ａに接続されている。つぎにこの第３図に示す実施例
の動作を説明する。
地され、各正極側はそれぞれダイオード８およびダイオ
ード９を順方向に介してＣ−ＭＯＳメモリ２の電圧端子
２ａに接続されている。つぎにこの第３図に示す実施例
の動作を説明する。
まず、主電源６の電圧が零電位である場合にはツエナー
ダイオード１３およびツエナーダィオード１７には電流
が流れず、第１トランジスタ１５第２トランジスタ２０
および第３トランジスタ２１はいずれもオフ状態である
。
ダイオード１３およびツエナーダィオード１７には電流
が流れず、第１トランジスタ１５第２トランジスタ２０
および第３トランジスタ２１はいずれもオフ状態である
。
したがつて、Ｃ一ＭＯＳメモリ２のチツプセレクト入力
端子２ｄは抵抗１６を介して零電位にあり、Ｃ−ＭＯＳ
メモリ２の電圧端子２ａにはバツテリ一電源７の電圧Ｅ
，がダイオード９を介して印加するので、Ｃ一ＭＯＳメ
モリ２はデータを保持している。次に主電源６がオフに
なり、電圧が上昇してきて、その電圧がバツテリ一電源
７の電圧Ｅ，を越すと、Ｃ−ＭＯＳメモリ２の電圧端子
２ａには主電源６の電圧Ｅ，がダイオード８を介して印
加する。さらに、主電源６の電圧が上つてくると、ツエ
ナーダイオード１７が動作し、電流が流れるようになる
。このため、第２トランジスタ２０および第３トランジ
スタ２１がオンとなり、Ｃ一ＭＯＳメモリ２の電圧端子
２ａには主電源６の電圧が完全に印加する。この場合、
ツエナーダイオード１３のツエナ一電圧にはツエナーダ
イオード１７のツエナ一電圧よりも大きいので、この時
点ではツエナーダイオード１３には電流が流れず、第１
トランジスタ１５はオフ状態になつているので、Ｃ−Ｍ
ＯＳメモリ２のチツプセレクト入力端子２ｄは零電位に
あり、Ｃ−ＭＯＳメモリ２はデータ保持モードにある。
この状態よりさらに、主電源６の電圧が上がり、Ｃ−Ｍ
ＯＳメモリ２に規定する電圧Ｅ３（第２図参照）をこす
と、ツエナーダイオード１３がオンとなり、第１トラン
ジスタ１５がオンとなる。このため、抵抗１６に電流が
流れ、Ｃ−ＭＯＳメモリ２のチツプセレクト入力端子２
ｄの電位が上がり、Ｃ−ＭＯＳメモリ２に規定する電圧
Ｅ４（第２図参照）をこすと、Ｃ一ＭＯＳメモリ２は完
全に動作可能状態にはいる。このため、Ｃ−ＭＯＳメモ
リ２はＣＰＵｌとの間でデータの交換を行なうことがで
きる。第４図はこの発明に係るメモリバツテリーバツク
アツプ回路の他の実施例を示す回路図である。
端子２ｄは抵抗１６を介して零電位にあり、Ｃ−ＭＯＳ
メモリ２の電圧端子２ａにはバツテリ一電源７の電圧Ｅ
，がダイオード９を介して印加するので、Ｃ一ＭＯＳメ
モリ２はデータを保持している。次に主電源６がオフに
なり、電圧が上昇してきて、その電圧がバツテリ一電源
７の電圧Ｅ，を越すと、Ｃ−ＭＯＳメモリ２の電圧端子
２ａには主電源６の電圧Ｅ，がダイオード８を介して印
加する。さらに、主電源６の電圧が上つてくると、ツエ
ナーダイオード１７が動作し、電流が流れるようになる
。このため、第２トランジスタ２０および第３トランジ
スタ２１がオンとなり、Ｃ一ＭＯＳメモリ２の電圧端子
２ａには主電源６の電圧が完全に印加する。この場合、
ツエナーダイオード１３のツエナ一電圧にはツエナーダ
イオード１７のツエナ一電圧よりも大きいので、この時
点ではツエナーダイオード１３には電流が流れず、第１
トランジスタ１５はオフ状態になつているので、Ｃ−Ｍ
ＯＳメモリ２のチツプセレクト入力端子２ｄは零電位に
あり、Ｃ−ＭＯＳメモリ２はデータ保持モードにある。
この状態よりさらに、主電源６の電圧が上がり、Ｃ−Ｍ
ＯＳメモリ２に規定する電圧Ｅ３（第２図参照）をこす
と、ツエナーダイオード１３がオンとなり、第１トラン
ジスタ１５がオンとなる。このため、抵抗１６に電流が
流れ、Ｃ−ＭＯＳメモリ２のチツプセレクト入力端子２
ｄの電位が上がり、Ｃ−ＭＯＳメモリ２に規定する電圧
Ｅ４（第２図参照）をこすと、Ｃ一ＭＯＳメモリ２は完
全に動作可能状態にはいる。このため、Ｃ−ＭＯＳメモ
リ２はＣＰＵｌとの間でデータの交換を行なうことがで
きる。第４図はこの発明に係るメモリバツテリーバツク
アツプ回路の他の実施例を示す回路図である。
この第４図において第３図と同一部分には同一符号を付
して説明を省略する。２３は一端が主電源６の正極側に
接続された抵抗、２４はこの抵抗２３の他端にアノード
側が接続されカソード側を主電源６の負極側に接続した
ダイオードで、この抵抗２３とダイオード２４の直列回
路は主電源６と並列に接続されている。
して説明を省略する。２３は一端が主電源６の正極側に
接続された抵抗、２４はこの抵抗２３の他端にアノード
側が接続されカソード側を主電源６の負極側に接続した
ダイオードで、この抵抗２３とダイオード２４の直列回
路は主電源６と並列に接続されている。
２５はＮＰＮ形トランジスタで、そのコレクタは抵抗２
７を介して主電源６の正極側に接続されると共に抵抗１
４を介して第１トランジスタ１５のベースに接続され、
トランジスタ２５のエミツタは上記抵抗２３とダイオー
ド２４の接続点に接続され、ベースは抵抗２６を介して
ツエナーダイオード１７と抵抗１８の接続点に接続され
ている。
７を介して主電源６の正極側に接続されると共に抵抗１
４を介して第１トランジスタ１５のベースに接続され、
トランジスタ２５のエミツタは上記抵抗２３とダイオー
ド２４の接続点に接続され、ベースは抵抗２６を介して
ツエナーダイオード１７と抵抗１８の接続点に接続され
ている。
なお、動作については第３図と同様に動作することはも
ちろんである力ζこの場合、第４トランジスタ２５は第
２トランジスタ２０よりもダイオード２４の順電圧分だ
け、動作開始電圧が高い。
ちろんである力ζこの場合、第４トランジスタ２５は第
２トランジスタ２０よりもダイオード２４の順電圧分だ
け、動作開始電圧が高い。
そのため、第１トランジスタ１５の電流が流れ始める電
圧が高いので、第３図と同様に動作する。なお、以上は
Ｃ−ＭＯＳメモリを例にして説明したが、この種の他の
メモリについても同様にできることはもちろんである。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、主電源の電圧変化を検出する第１および
第２の電圧検出回路と、この第１鹸−―丁電＝↑＝―：
：↓：に基づいて導通状態となる第２のトランジスタと
、上記第２の電圧検出回路の出力に基づいて動作する第
３のトランジスタおよびメモリとバツテリ一電源とを備
えた簡単な回路構成によつて、主電源の電圧の変化に直
ちに応答し、しかも無接点化し主電源の急激な変化に対
しても、主電源およびバツテ一電源以外の補助電源を用
いずに、メモリがデータを保持することができるので、
実用上の効果は極めて大である。
圧が高いので、第３図と同様に動作する。なお、以上は
Ｃ−ＭＯＳメモリを例にして説明したが、この種の他の
メモリについても同様にできることはもちろんである。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、主電源の電圧変化を検出する第１および
第２の電圧検出回路と、この第１鹸−―丁電＝↑＝―：
：↓：に基づいて導通状態となる第２のトランジスタと
、上記第２の電圧検出回路の出力に基づいて動作する第
３のトランジスタおよびメモリとバツテリ一電源とを備
えた簡単な回路構成によつて、主電源の電圧の変化に直
ちに応答し、しかも無接点化し主電源の急激な変化に対
しても、主電源およびバツテ一電源以外の補助電源を用
いずに、メモリがデータを保持することができるので、
実用上の効果は極めて大である。
第１図は従来のメモリのバツテリーバツクアツプ回路を
示す回路図、第２図ａ〜第２図ｅは第１図の各部の波形
を示す図、第３図はこの発明に係るメモリのバツテリー
バツクアツプ回路の一実施例を示す回路図、第４図はこ
の発明に係るメモリのバツテリーバツクアツプ回路の他
の実施例を示す回路図である。 １・・・・・・マイクロコンピユータ、２・・・・・・
Ｃ−ＭＯＳメモリ、２ａ・・・・・・電圧端子、２ｂ・
・・・・・アース端子、２ｃおよび２ｄ・・・・・・チ
ツプセレクト入力端子、２ｅ，２ｆおよび２ｇ・・・・
・・端子、３・・・・・・コントロールバス、４・・・
・・・データバス、５・・・・・・アドレスバス、６・
・・・・・主電源、７・・・・・・バツテリ一電源、８
および９・・・・・・ダイオード、１２・・・・・・抵
抗、１３・・・・・・ツエナーダイオード、１４・・・
・・・抵抗、１５・・・・・・第１トランジスタ、１６
・・・・・・抵抗、１７・・・・・・ツエナーダイオー
ド、１８・・・・・・抵抗、１９・・・・・・抵抗、２
０・・・・・・第２トランジスタ、２１・・・・・・第
３トランジジスタ、２２・・・・・・抵抗、２３・・・
・・・抵抗、２４・・・・・・ダイオード、２５・・・
・・・第４トランジスタ、２６および２７・・・・・・
抵抗。
示す回路図、第２図ａ〜第２図ｅは第１図の各部の波形
を示す図、第３図はこの発明に係るメモリのバツテリー
バツクアツプ回路の一実施例を示す回路図、第４図はこ
の発明に係るメモリのバツテリーバツクアツプ回路の他
の実施例を示す回路図である。 １・・・・・・マイクロコンピユータ、２・・・・・・
Ｃ−ＭＯＳメモリ、２ａ・・・・・・電圧端子、２ｂ・
・・・・・アース端子、２ｃおよび２ｄ・・・・・・チ
ツプセレクト入力端子、２ｅ，２ｆおよび２ｇ・・・・
・・端子、３・・・・・・コントロールバス、４・・・
・・・データバス、５・・・・・・アドレスバス、６・
・・・・・主電源、７・・・・・・バツテリ一電源、８
および９・・・・・・ダイオード、１２・・・・・・抵
抗、１３・・・・・・ツエナーダイオード、１４・・・
・・・抵抗、１５・・・・・・第１トランジスタ、１６
・・・・・・抵抗、１７・・・・・・ツエナーダイオー
ド、１８・・・・・・抵抗、１９・・・・・・抵抗、２
０・・・・・・第２トランジスタ、２１・・・・・・第
３トランジジスタ、２２・・・・・・抵抗、２３・・・
・・・抵抗、２４・・・・・・ダイオード、２５・・・
・・・第４トランジスタ、２６および２７・・・・・・
抵抗。
Claims (1)
- １ メモリと、このメモリの主動作のための主電源と、
この主電源がオフした場合のメモリのバックアップのた
めのバッテリー電源と、前記主電源およびバッテリー電
源からの所要電圧をそれぞれダイオードを介して前記メ
モリの電圧端子に供給する電圧供給回路とを備えたメモ
リのバソテリーバックアップ回路において、前記主電源
と並列に接続されかつ前記主電源の電圧の変化を検出す
るツェナーダイオードと抵抗の直列接続よりなる第１の
電圧検出回路と、前記ツェナーダイオードと抵抗の接続
点にベースが接続され前記主電源の所定第１電圧によつ
て動作する第１のトランジスタと、前記主電源と前記メ
モリの電圧端子との間に挿入されかつ前記第１のトラン
ジスタの動作に基づいて導通状態となる第２のトランジ
スタと、前記主電源と並列に接続されかつ前記第１の電
圧検出回路のツェナーダイオードのツェナー電圧より高
く設定されたツェナー電圧を有するツェナーダイオード
と抵抗の直列接続よりなる第２の電圧検出回路と、この
第２の電圧検出回路の出力端にベースが接続されかつ前
記主電源の前記所定第１電圧より大きい所定第２電圧に
よつて動作し前記メモリのチップセレクト入力端子に所
要の電位を供給する第３のトランジスタとを設けたこと
を特徴とするメモリのバッテリーバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54079875A JPS5938676B2 (ja) | 1979-06-22 | 1979-06-22 | メモリのバツテリ−バツクアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54079875A JPS5938676B2 (ja) | 1979-06-22 | 1979-06-22 | メモリのバツテリ−バツクアツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS563500A JPS563500A (en) | 1981-01-14 |
| JPS5938676B2 true JPS5938676B2 (ja) | 1984-09-18 |
Family
ID=13702393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54079875A Expired JPS5938676B2 (ja) | 1979-06-22 | 1979-06-22 | メモリのバツテリ−バツクアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938676B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126298A (ja) * | 1983-01-06 | 1984-07-20 | 株式会社日立製作所 | 放射性廃棄物最終処分用容器 |
| JPS59130297U (ja) * | 1983-02-19 | 1984-09-01 | 株式会社日本テクナ−ト | メモリバツクアツプ回路 |
-
1979
- 1979-06-22 JP JP54079875A patent/JPS5938676B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS563500A (en) | 1981-01-14 |
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