JPH042503Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は負荷をスイツチング制御するための出
力トランジスタが、前記負荷の短絡時に破壊する
ことを防止するようにした出力トランジスタの保
護回路に関する。

第１図を参照して、或る先行技術では、スイツ
チSWを導通することによつて出力トランジスタ
TR１を導通し、直流電源Ｐから抵抗Ｒ１、出力
トランジスタTR１および負荷RLに負荷電流を
流している。負荷RLが短絡したときに直流電流
が増大することに起因して抵抗Ｒ１の電圧降下が
大となるので、制御トランジスタTR２のベー
ス・エミツタ間の電圧が大となり、制御トランジ
スタTR２が導通する。それによつて出力トラン
ジスタTR１のベースがハイレベルとなつて出力
トランジスタTR１が遮断する。このようにし
て、負荷RLおよび出力トランジスタTR１に過
大な電流が流れることが防止され、出力トランジ
スタTR１が保護される。ところが、この先行技
術では、制御トランジスタTR２を導通して出力
トランジスタTR１を遮断するので、抵抗Ｒ１の
電圧降下はたとえば0.7V以上でなければならな
い。したがつて抵抗Ｒ１の抵抗値を比較的大きく
する必要があり、抵抗Ｒ１の電力損失が大となる
とともに負荷RLに印加される電力が低下する。

また負荷の断線および短絡を検出して通電を遮
断して出力トランジスタを保護する先行技術もあ
る。その先行技術では、負荷に直列に接続された
抵抗によつて負荷電流が交換された電圧を、２つ
の比較回路の各一方の入力端子にそれぞれ与え、
比較回路の他方の入力端子には、負荷の断線ある
いは短絡時に比較回路の出力レベルが変化するよ
うに予め定めたレベルの電圧を与えるようにして
いる。このような先行技術では２つの比較回路が
必要であり、しかも各比較回路に関連する抵抗な
どの電気回路素子が増加する。

本考案は、上述の技術的課題を解決し、電力損
失が少なくしかも負荷に高い電圧を印加すること
ができ、かつ構成が簡略化された出力トランジス
タの保護回路を提供することを目的とする。

本考案は、負荷と電源との間に接続され、制御
端子に印加されるマイクロコンピユータからの制
御電圧により導通し、前記負荷に負荷電流を与え
る出力トランジスタの保護回路であつて、 前記電源と前記出力トランジスタとの間に接続
された過電流検出抵抗と、 前記過電流検出抵抗の両端の電位差が高い程前
記トランジスタの導通度を低くするような電圧を
前記制御端子に印加し前記制御電圧を変化させる
電流制限回路と、 前記負荷間の電圧から負荷の短絡を検出し、前
記マイクロコンピユータに短絡検出信号を与える
短絡検出回路とを有し、 前記マイクロコンピユータは前記短絡検出回路
から短絡検出信号を受けたとき、前記出力トラン
ジスタを遮断するよう前記制御電圧を前記出力ト
ランジスタの前記制御端子に印加することを特徴
とする出力トランジスタの保護回路である。

以下、図面によつて本考案の実施例を説明す
る。第２図は本考案の一実施例の全体回路図であ
る。直流電源Ｐには、第１の抵抗Ｒ１、出力トラ
ンジスタTR１および負荷RLが直列に接続され
る。この負荷RLが短絡したときに、出力トラン
ジスタTR１を保護するために、電流制限回路
１、ならびに断線および短絡検出回路２が設けら
れる。

電流制限回路１において、前述の第１抵抗Ｒ
１、出力トランジスタTR１、および負荷RLか
ら成る直列回路と並列に第２抵抗Ｒ２および第３
抵抗Ｒ３から成る直列回路が接続される。第２お
よび第３抵抗Ｒ２，Ｒ３の接続点３には制御トラ
ンジスタTR２および第４抵抗Ｒ４が直列に接続
され、制御トランジスタTR２および第４抵抗Ｒ
４の接続点４は、出力トランジスタTR１のベー
スに接続される。また第１抵抗Ｒ１および出力ト
ランジスタTR１の接続点５は、順方向のダイオ
ードＤを介して制御トランジスタTR２のベース
に接続される。制御トランジスタTR２のベース
およびダイオードＤの接続点には第５抵抗Ｒ５が
接続される。

断線および短絡検出回路２は制御手段としての
マイクロコンピユータ７を備え、その端子Vssに
は定電圧制御トランジスタTR３を介して直流電
源Ｐの一端が接続され、端子Vccには直流電源Ｐ
の他端が接続される。これによりマイクロコンピ
ユータ７には一定の電源電圧が供給される。出力
トランジスタTR１および負荷RLの接続点８に
は第６抵抗Ｒ６を介してトランジスタTR４のベ
ースが接続される。このトランジスタTR４のベ
ース・エミツタ間には第７抵抗Ｒ７が接続され、
トランジスタTR４のエミツタはマイクロコンピ
ユータ７の端子Vccに接続される。またトランジ
スタTR４のコレクタは第８抵抗Ｒ８を介してマ
イクロコンピユータ７の端子Vssに接続され、ト
ランジスタTR４および第８抵抗Ｒ８の接続点９
は第９抵抗Ｒ９を介して、マイクロコンピユータ
７の端子Ｂに接続される。この端子Ｂにはトラン
ジスタTR４の導通、遮断に対応して断線および
短絡検知信号が入力される。さらにマイクロコン
ピユータ７の端子Ａには、電流制限回路１におけ
る第４抵抗Ｒ４が接続されており、この端子Ａか
らは出力トランジスタTR１の動作を制御するた
めの信号が出力される。

負荷RLを励磁する場合には、マイクロコンピ
ユータ７の端子Ａの出力がローレベルとされる。
これによつて、出力トランジスタTR１が導通
し、負荷RLに負荷電流が流れる。この際、接続
点８の電位はハイレベルであり、したがつてトラ
ンジスタTR４は遮断しており、マイクロコンピ
ユータ７の端子Ｂには第８および第９抵抗Ｒ８，
Ｒ９の働きによつて、ローレベルの入力が与えら
れている。このように、端子Ａの出力がローレベ
ルのときに端子Ｂの入力がローレベルであれば、
負荷RLには正常な負荷電流が流れている。

上述のごとく負荷RLを付勢している状態で、
負荷RLが短絡すると、負荷RLに大電流が流れ
て、接続点８の電位はローレベルとなる。それに
よつてトランジスタTR４が導通し、端子Ｂには
ハイレベルの信号が与えられる。このように端子
Ａの出力がローレベルであるときに、端子Ｂへの
入力がハイレベルとなつたときには、負荷RLが
短絡しているものと判断される。それによつてマ
イクロコンピユータ７の端子Ａからはハイレベル
の信号が出力され、それに応じて出力トランジス
タTR１が遮断し、負荷RLが消勢される。

このような断線および短絡検出回路２による短
絡検出動作は、マイクロコンピユータ７による制
御のために、短絡を検知してから出力トランジス
タTR１を遮断するまでに、数msecの時間がかか
る。そのため、前記数msecの時間内に出力トラ
ンジスタTR１に大電流が流れて、出力トランジ
スタTR１が破壊されるおそれがある。しかも前
記短絡検知時間を短縮するのは、誤動作防止上、
困難である。ところが、本考案では、電流制限回
路１の働きにより、前記短絡検知時間内に出力ト
ランジスタTR１に大電流が流れることが防止さ
れる。

電流制限回路１は、第３図に示すごとき電流制
限特性を有する。すなわち、負荷RLの抵抗が低
下すると、範囲Ａにおいて第１抵抗Ｒ１の電圧降
下が大になり、接続点６の電位が低下して、位置
Ｂにおいて制御トランジスタTR２が導通する。
そのため、接続点４の電位がハイレベルとなり、
出力トランジスタTR１のベース電流が減少し、
範囲Ｃのように負荷電流が一定のレベルとなる。
しかし、この間にマイクロコンピユータ７の端子
Ａからは、短絡検知に応じてハイレベルの信号が
出力され、出力トランジスタTR１が遮断する。
したがつて、短絡を検知してから数msecの短時
間に、出力トランジスタTR１に大電流が流れる
ことはない。

ダイオードＤおよび制御トランジスタTR２
は、たとえばシリコンなどの同一材料から成り、
ダイオードＤの順方向電圧降下はたとえば0.7V
であり、制御トランジスタTR２が導通するのに
要するベース・エミツタ間電圧もまたダイオード
Ｄの順方向電圧降下にほぼ等しい値0.7Vである。
したがつて第１抵抗Ｒ１による電圧降下VR１
が、電源電圧VPの第２および第３抵抗Ｒ２，Ｒ
３によつて分圧された接続点３の電圧にほぼ等し
くなつたとき、すなわち第１式が成立するとき、
制御トランジスタTR２が導通する。

VR1＝VP×R3／R2＋R3 ……(1) したがつて、第１抵抗Ｒ１の抵抗値を小さい値、
たとえば0.1Ω程度に選ぶことが可能になる。そ
のため、第１抵抗Ｒ１による電力損失が減少し、
応じて負荷RLに直流電源Ｐの高い電圧を印加す
ることが可能になる。

マイクロコンピユータ７の端子Ａの出力がハイ
レベルであり、出力トランジスタTR１が遮断し
ているときに、負荷RLが断線している場合を想
定する。このときには、接続点８の電位がハイレ
ベルであるので、トランジスタTR４が遮断し、
したがつてマイクロコンピユータの端子Ｂにはロ
ーレベルの信号が与えられる。このようにして端
子Ａからの出力信号がハイレベルであつてかつ端
子Ｂへの入力信号がローレベルであるときに、マ
イクロコンピユータ７によつて負荷RLが断線し
ているものと判断される。

上述のごとく本考案によれば、電力損失が低減
され、かつ負荷に高電圧を印加することが可能に
なり、しかも構成が簡略化される。また、短絡検
知時間内に出力トランジスタに流れる電流が制限
されるので、出力トランジスタの容量を小とする
ことができる。さらに電流制限特性およびトラン
ジスタの安全動作領域特性により、短絡検知時間
の許容範囲を導き出すことができ、確実な設計が
可能となる。

【図面の簡単な説明】

第１図は従来技術を示す回路図、第２図は本考
案の一実施例の回路図、第３図は電流制限特性を
示すグラフである。 １……電流制限回路、２……断線および短絡検
出回路、３，４，５，６，８，９……接続点、７
……マイクロコンピユータ、Ｐ……電源、RL…
…負荷、TR１……出力トランジスタ、TR２…
…制御トランジスタ、TR３……トランジスタ、
Ｒ１……第１抵抗、Ｒ２……第２抵抗、Ｒ３……
第３抵抗、Ｒ４……第４抵抗、Ｄ……ダイオー
ド。

Claims (1)

1. 【実用新案登録請求の範囲】 負荷と電源との間に接続され、制御端子に印加
   されるマイクロコンピユータからの制御電圧によ
   り導通し、前記負荷に負荷電流を与える出力トラ
   ンジスタの保護回路であつて、 前記電源と前記出力トランジスタとの間に接続
   された過電流検出抵抗と、 前記過電流検出抵抗の両端の電位差が高い程前
   記トランジスタの導通度を低くするような電圧を
   前記制御端子に印加し前記制御電圧を変化させる
   電流制限回路と、 前記負荷間の電圧から負荷の短絡を検出し、前
   記マイクロコンピユータに短絡検出信号を与える
   短絡検出回路とを有し、 前記マイクロコンピユータは前記短絡検出回路
   から短絡検出信号を受けたとき、前記出力トラン
   ジスタを遮断するよう前記制御電圧を前記出力ト
   ランジスタの前記制御端子に印加することを特徴
   とする出力トランジスタの保護回路。