JPS6317016Y2 - - Google Patents
Info
- Publication number
- JPS6317016Y2 JPS6317016Y2 JP7066881U JP7066881U JPS6317016Y2 JP S6317016 Y2 JPS6317016 Y2 JP S6317016Y2 JP 7066881 U JP7066881 U JP 7066881U JP 7066881 U JP7066881 U JP 7066881U JP S6317016 Y2 JPS6317016 Y2 JP S6317016Y2
- Authority
- JP
- Japan
- Prior art keywords
- load
- transistor
- microcomputer
- circuit
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
Description
本考案は、負荷が断線および短絡しているか否
かを検出する装置に関する。 先行技術では、負荷に直列に接続された抵抗に
よつて負荷電流が交換された電圧を、２つの比較
回路の各一方の入力端子にそれぞれ与え、比較回
路の他方の入力端子には、負荷の断線時および短
絡時に比較回路の出力レベルが変化するように予
め定めたレベルの電圧が与えられる。このような
先行技術では、負荷電流が規定値以下、または以
上になつたことから負荷の断線、または短絡をそ
れぞれ別々に検出しているため、比較回路を２つ
必要とし、またそれに関連する抵抗などの電気回
路素子が増加する。 本考案の目的は、構成が簡略化された負荷の断
線および短絡検出装置を提供することである。上
記目的を達成するために、本考案は、スイツチン
グ素子を介して電源が供給される負荷と、 該負荷に印加される電圧レベルを検出して、該
電圧レベルに対応する検出信号を出力する電圧検
出手段を備え、 前記スイツチング素子のオン／オフ状態と該検
出信号との論理により、前記負荷の断線および短
絡を検出するようにしたことを特徴とする負荷の
断線および短絡検出装置である。 図面は、本考案の一実施例の電気回路図であ
る。直流電源１の高電位側のライン２と低電位の
接地との間には、第１の抵抗Ｒ１と、スイツチン
グ素子としての出力トランジスタTR１と、電磁
コイルなどの負荷Ｌとから成る直列回路が接続さ
れる。負荷ＬにはダイオードＤが並列に接続され
る。出力トランジスタTR１のコレクタと負荷Ｌ
との接続点３には、抵抗Ｒ２を介してトランジス
タTR２のベースが接続される。このトランジス
タTR２のベース・エミツタ間には、抵抗Ｒ３が
接続される。トランジスタTR２のエミツタは、
抵抗Ｒ４およびライン２に接続されるとともに、
マイクロコンピユータ４の入力端子Ａに接続され
る。マイクロコンピユータ４の入力端子Ａは、フ
ローテイングアース式定電圧回路５の一方の端子
Ｆへ接続される。フローテイングアース式定電圧
回路５の他方の端子Ｇよりマイクロコンピユータ
４の端子Ｅへ定電圧を供給する。６は、Vssすな
わち（定電圧負側）のラインである。トランジス
タTR２のエミツタは、ライン２に接続される。
マイクロコンピユータ４の入力端子ＡはＲ４を介
してライン２に接続される。マイクロコンピユー
タ４の出力端子Ｂからの信号は、抵抗Ｒ５を介し
て増幅用のトランジスタTR３のベースに与えら
れる。トランジスタTR１，TR３に関連して抵
抗Ｒ６，Ｒ７が接続される。トランジスタTR２
のスイツチング態様に従うコレクタの電位は、抵
抗Ｒ８を介してマイクロコンピユータ４の入力端
子Ｃの与えられて、そのトランジスタTR２のコ
レクタの電位が判別される。このトランジスタ
TR２のコレクタは、抵抗Ｒ９を介してVssライ
ン６へ接地される。フローテイングアース式定電
位回路５は、入力端子Ａ，Ｅ間の電圧を予め定め
た一定の電圧に保つ。 負荷Ｌを励磁する場合には、マイクロコンピユ
ータ４の出力端子Ｂがローレベルにされる。これ
によつてトランジスタTR３が導通し、そのため
出力トランジスタTR１が導通する。そのため負
荷Ｌには、抵抗Ｒ１および出力トランジスタTR
１を介して負荷電流が流れて、負荷Ｌが電力付勢
される。 負荷Ｌが短絡していないとき、すなわち負荷Ｌ
が正常でかつトランジスタTR１が導通している
とき、および負荷Ｌが断線しておりかつトランジ
スタTR１が遮断しているとき、接続点３の電位
はハイレベルであり、したがつてトランジスタ
TR２は遮断し、これによつてトランジスタTR
２のコレクタおよびマイクロコンピユータ４の入
力端子Ｃはローレベルである。 マイクロコンピユータ４の出力端子Ｂがローレ
ベルであり、したがつて出力トランジスタTR１
が導通している場合において、負荷Ｌが短絡して
いると、接続点３はローレベルとなる。これによ
つてトランジスタTR２が導通する。そのためト
ランジスタTR２のコレクタはハイレベルとな
り、応じてマイクロコンピユータ４の入力端子Ｃ
はハイレベルとなる。このようにして出力端子Ｂ
がローレベルであつて入力端子Ｃがハイレベルに
なつたとき、負荷Ｌが短絡しているものと判断さ
れる。 マイクロコンピユータ４の出力端子Ｂがハイレ
ベルである場合には、トランジスタTR３が遮断
し、これによつて出力トランジスタTR１が遮断
する。そのため負荷Ｌは消勢されている。 負荷Ｌが断線していないとき、すなわち正常で
かつトランジスタTR１が遮断しているとき、お
よび負荷Ｌが短絡しておりかつトランジスタTR
１が導通しているとき、接続点３はローレベルで
あり、したがつてトランジスタTR２が導通して
入力端子Ｃがハイレベルとなる。 出力端子Ｂがハイレベルであり、したがつて出
力トランジスタTR１が遮断している場合におい
て、負荷Ｌが断線しているときを想定する。この
ときにはトランジスタTR２が遮断する。そのた
めマイクロコンピユータ４の入力端子Ｃはローレ
ベルとなる。このようにして出力端子Ｂがハイレ
ベルであつてかつ入力端子Ｃがローレベルである
ときには、マイクロコンピユータ４によつて負荷
Ｌが断線しているものと判断される。 これらの動作をまとめると、第１表のとおりに
なる。
かを検出する装置に関する。 先行技術では、負荷に直列に接続された抵抗に
よつて負荷電流が交換された電圧を、２つの比較
回路の各一方の入力端子にそれぞれ与え、比較回
路の他方の入力端子には、負荷の断線時および短
絡時に比較回路の出力レベルが変化するように予
め定めたレベルの電圧が与えられる。このような
先行技術では、負荷電流が規定値以下、または以
上になつたことから負荷の断線、または短絡をそ
れぞれ別々に検出しているため、比較回路を２つ
必要とし、またそれに関連する抵抗などの電気回
路素子が増加する。 本考案の目的は、構成が簡略化された負荷の断
線および短絡検出装置を提供することである。上
記目的を達成するために、本考案は、スイツチン
グ素子を介して電源が供給される負荷と、 該負荷に印加される電圧レベルを検出して、該
電圧レベルに対応する検出信号を出力する電圧検
出手段を備え、 前記スイツチング素子のオン／オフ状態と該検
出信号との論理により、前記負荷の断線および短
絡を検出するようにしたことを特徴とする負荷の
断線および短絡検出装置である。 図面は、本考案の一実施例の電気回路図であ
る。直流電源１の高電位側のライン２と低電位の
接地との間には、第１の抵抗Ｒ１と、スイツチン
グ素子としての出力トランジスタTR１と、電磁
コイルなどの負荷Ｌとから成る直列回路が接続さ
れる。負荷ＬにはダイオードＤが並列に接続され
る。出力トランジスタTR１のコレクタと負荷Ｌ
との接続点３には、抵抗Ｒ２を介してトランジス
タTR２のベースが接続される。このトランジス
タTR２のベース・エミツタ間には、抵抗Ｒ３が
接続される。トランジスタTR２のエミツタは、
抵抗Ｒ４およびライン２に接続されるとともに、
マイクロコンピユータ４の入力端子Ａに接続され
る。マイクロコンピユータ４の入力端子Ａは、フ
ローテイングアース式定電圧回路５の一方の端子
Ｆへ接続される。フローテイングアース式定電圧
回路５の他方の端子Ｇよりマイクロコンピユータ
４の端子Ｅへ定電圧を供給する。６は、Vssすな
わち（定電圧負側）のラインである。トランジス
タTR２のエミツタは、ライン２に接続される。
マイクロコンピユータ４の入力端子ＡはＲ４を介
してライン２に接続される。マイクロコンピユー
タ４の出力端子Ｂからの信号は、抵抗Ｒ５を介し
て増幅用のトランジスタTR３のベースに与えら
れる。トランジスタTR１，TR３に関連して抵
抗Ｒ６，Ｒ７が接続される。トランジスタTR２
のスイツチング態様に従うコレクタの電位は、抵
抗Ｒ８を介してマイクロコンピユータ４の入力端
子Ｃの与えられて、そのトランジスタTR２のコ
レクタの電位が判別される。このトランジスタ
TR２のコレクタは、抵抗Ｒ９を介してVssライ
ン６へ接地される。フローテイングアース式定電
位回路５は、入力端子Ａ，Ｅ間の電圧を予め定め
た一定の電圧に保つ。 負荷Ｌを励磁する場合には、マイクロコンピユ
ータ４の出力端子Ｂがローレベルにされる。これ
によつてトランジスタTR３が導通し、そのため
出力トランジスタTR１が導通する。そのため負
荷Ｌには、抵抗Ｒ１および出力トランジスタTR
１を介して負荷電流が流れて、負荷Ｌが電力付勢
される。 負荷Ｌが短絡していないとき、すなわち負荷Ｌ
が正常でかつトランジスタTR１が導通している
とき、および負荷Ｌが断線しておりかつトランジ
スタTR１が遮断しているとき、接続点３の電位
はハイレベルであり、したがつてトランジスタ
TR２は遮断し、これによつてトランジスタTR
２のコレクタおよびマイクロコンピユータ４の入
力端子Ｃはローレベルである。 マイクロコンピユータ４の出力端子Ｂがローレ
ベルであり、したがつて出力トランジスタTR１
が導通している場合において、負荷Ｌが短絡して
いると、接続点３はローレベルとなる。これによ
つてトランジスタTR２が導通する。そのためト
ランジスタTR２のコレクタはハイレベルとな
り、応じてマイクロコンピユータ４の入力端子Ｃ
はハイレベルとなる。このようにして出力端子Ｂ
がローレベルであつて入力端子Ｃがハイレベルに
なつたとき、負荷Ｌが短絡しているものと判断さ
れる。 マイクロコンピユータ４の出力端子Ｂがハイレ
ベルである場合には、トランジスタTR３が遮断
し、これによつて出力トランジスタTR１が遮断
する。そのため負荷Ｌは消勢されている。 負荷Ｌが断線していないとき、すなわち正常で
かつトランジスタTR１が遮断しているとき、お
よび負荷Ｌが短絡しておりかつトランジスタTR
１が導通しているとき、接続点３はローレベルで
あり、したがつてトランジスタTR２が導通して
入力端子Ｃがハイレベルとなる。 出力端子Ｂがハイレベルであり、したがつて出
力トランジスタTR１が遮断している場合におい
て、負荷Ｌが断線しているときを想定する。この
ときにはトランジスタTR２が遮断する。そのた
めマイクロコンピユータ４の入力端子Ｃはローレ
ベルとなる。このようにして出力端子Ｂがハイレ
ベルであつてかつ入力端子Ｃがローレベルである
ときには、マイクロコンピユータ４によつて負荷
Ｌが断線しているものと判断される。 これらの動作をまとめると、第１表のとおりに
なる。
【表】
本考案の他の実施例として、増幅用のトランジ
スタTR３は省略されてもよい。また出力トラン
ジスタTR１に代えて他の構成を有するスイツチ
ング素子が用いられてもよい。 以上のように本考案によれば、負荷に電源を供
給するスイツチング素子のオン／オフ状態と負荷
に印加される電圧レベルとの論理から、負荷の断
線および短絡を検出するように構成されているた
め、構成が簡略化された負荷の断線および短絡検
出装置が実現される。
スタTR３は省略されてもよい。また出力トラン
ジスタTR１に代えて他の構成を有するスイツチ
ング素子が用いられてもよい。 以上のように本考案によれば、負荷に電源を供
給するスイツチング素子のオン／オフ状態と負荷
に印加される電圧レベルとの論理から、負荷の断
線および短絡を検出するように構成されているた
め、構成が簡略化された負荷の断線および短絡検
出装置が実現される。
図面は本考案の一実施例の電気回路図である。
１……直流電源、４……マイクロコンピユー
タ、TR１〜TR３……トランジスタ、Ｒ１〜Ｒ
９……抵抗、Ｌ……負荷、５……フローテイング
アース式定電圧回路、６……Vssライン。
タ、TR１〜TR３……トランジスタ、Ｒ１〜Ｒ
９……抵抗、Ｌ……負荷、５……フローテイング
アース式定電圧回路、６……Vssライン。
Claims (1)
- 【実用新案登録請求の範囲】 スイツチング素子を介して電源が供給される負
荷と、 該負荷に印加される電圧レベルを検出して、該
電圧レベルに対応する検出信号を出力する電圧検
出手段を備え、 前記スイツチング素子のオン／オフ状態と該検
出信号との論理により、前記負荷の断線および短
絡を検出するようにしたことを特徴とする負荷の
断線および短絡検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7066881U JPS6317016Y2 (ja) | 1981-05-16 | 1981-05-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7066881U JPS6317016Y2 (ja) | 1981-05-16 | 1981-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57183570U JPS57183570U (ja) | 1982-11-20 |
| JPS6317016Y2 true JPS6317016Y2 (ja) | 1988-05-13 |
Family
ID=29866479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7066881U Expired JPS6317016Y2 (ja) | 1981-05-16 | 1981-05-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6317016Y2 (ja) |
-
1981
- 1981-05-16 JP JP7066881U patent/JPS6317016Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57183570U (ja) | 1982-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58191527A (ja) | 電子ラツチング回路 | |
| US20010015638A1 (en) | Current control circuit | |
| US4336562A (en) | H-Switch having short to plus protection | |
| JPS6317016Y2 (ja) | ||
| CN214122434U (zh) | 具有电路控制装置的电路状态的检测电路及电路系统 | |
| JPS5814623A (ja) | 電気負荷の短絡保護装置 | |
| JPS643080Y2 (ja) | ||
| CA1150800A (en) | Field effect transistor switched temperature control circuit | |
| JPH0233210B2 (ja) | ||
| US4322788A (en) | Inverter circuit | |
| JP3203521B2 (ja) | 負荷の断線検知回路 | |
| JPH042503Y2 (ja) | ||
| JPH0331011B2 (ja) | ||
| JPS58501354A (ja) | 最小の電力損失を有する誘導性負荷ドライバ保護回路 | |
| JPH0475613B2 (ja) | ||
| JPH0317470Y2 (ja) | ||
| JPH0631530Y2 (ja) | 定電圧回路の保護回路 | |
| JPH0614587A (ja) | 高負荷ドライブ回路 | |
| JPH0615296Y2 (ja) | 過負荷検出回路 | |
| JPH0422519Y2 (ja) | ||
| JP2536145B2 (ja) | 交流２線式無接点スイッチ | |
| JPH0413691Y2 (ja) | ||
| JPH0212617Y2 (ja) | ||
| JP2502309Y2 (ja) | 電圧信号端子付スイッチ回路 | |
| JP2635741B2 (ja) | 伝送回路 |