KR910007917Y1 - 스태틱램의 보조 전원회로 - Google Patents
스태틱램의 보조 전원회로 Download PDFInfo
- Publication number
- KR910007917Y1 KR910007917Y1 KR2019880013526U KR880013526U KR910007917Y1 KR 910007917 Y1 KR910007917 Y1 KR 910007917Y1 KR 2019880013526 U KR2019880013526 U KR 2019880013526U KR 880013526 U KR880013526 U KR 880013526U KR 910007917 Y1 KR910007917 Y1 KR 910007917Y1
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- supply voltage
- voltage vcc
- vcc
- auxiliary
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Abstract
내용 없음.
Description
제1도는 종래의 회로도.
제2도는 본 고안에 따른 회로도.
제3도는 제2도에서 전원전압 정전시 전원전압의 변화와 전원전압에서 보조전압으로의 변환을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
50 : 전원 단절 감지부 60 : 전원 변환부
70 : 보조전원부 80 : 메모리소자부
90 : 칩실렉트 발생부
본 고안은 반도체 메모리의 보조전원회로에 관한 것으로, 특히 주전원의 정전시 메모리셀에 정보가 대기상태(standby state)로 안정하게 유지하기 위한 스태틱램의 보조전원회로에 관한 것이다.
최근 대형 컴퓨터와 로보트의 발전과 함께 고속 동작을 하는 스태틱램의 필요성이 더욱 강조되고 있다.
스태틱램은 데이터를 플립플롭에서 축적하고 있는 형태의 메모리셀을 말하며, 전원이 공급될때 데이타가 유지되므로 전원이 오프될때 스태틱램을 대기상태로 유지하기 위한 별도의 전원이 필요하다.
스태틱램은 대기상태시 매우 적은 전류가 필요하므로 보조전지로 전력을 공급(배터리 back up이라함)할수 있다.
제1도는 종래의 그태틱램의 보조전원회로로서, 전원전압(Vcc)이 인가되면 제너다이오드(DZ1)가 "턴온"되면서 트랜지스터(Q1)가 "턴온"되고, 이에 따라 트랜지스터(Q2)(Q3)도 "턴온"된다. 이대 전원전압(Vcc)은 트랜지스터(Q2)를 통하여 스태틱램(30)의 전압단자(V1)와 CS단자에 Vcc-0.2V로 인가된다.
상기 CS단자에는 스태틱램(30)의 데이타를 보호하기 위하여 항상 일정전압이 인가되어야 한다. 또한 트랜지스터(Q3)가 도통상태이므로 소정의 "하이"신호와 도시하지 않은 외부의 콘트롤러(Controller)에서 발생된 칩인에이블(chip enable)신호(CE)가 부논리곱소자(40)에 입력되면, 상기 칩인에이블신호(CE)가 반전되어 칩실렉트(chip select)신호로서 스태틱램(30)에 입력된다.
또한 전원전압(Vcc)이 인가되지 않을때, 즉 전원단절(Power fail)시에는 제너다이오드(DZ1)가 "턴오프"되면서 트랜지스터(Q1)가 "턴오프"되어 이에 따라 트랜지스터(Q2)(Q3)도 "턴오프"된다.
상기 트랜지스터(Q2)가 "턴오프"되면 전원전압(Vcc)이 스태틱램(30)의 전압단자(V1) 및 상기 CS단자에 인가되지 않는다. 이에 따라 전원전압(Vcc)과 보조전원(VB)을 분리하는 저항(R6)을 통하여 상기 보조전원(VB)이 스태틱램(30)의 전원으로써 공급된다. 또한, 상기 트랜지스터(Q3)도 "턴오프"되면서 상기 부논리곱소자(40)에 입력되는 신호를 "로우"상태로 하여 칩에이블신호(CE)에 관계없이 부논리곱소자(40)에서 출력되는 칩실렉트신호를 "하이"상태로 만든다.
상기 "하이"상태의 칩실렉트(CS)는 스태틱램(30)을 인에이블 할수 없게 되며, 따라서 상기 스태틱램(30)은 대기상태로 전환되어 저전력하에서 동작하게 된다.
그러나 상술한 종래의 회로에서 트랜지스터(Q1)가 "턴오프"됨과 동시에 트랜지스터(Q2)(Q3)도 "턴오프"되며, 따라서 스태틱램(30)의 전원이 전원전압(Vcc)에서 보조전원(VB)로 바뀌는 것과 동시에 칩인에이블 보호신호도 발생된다. 따라서 칩 실렉터 신호가 "하이"상태로 되면서 스태틱램(30)이 대기상태로 전환하게 된다.
그러나 스태틱램(30)의 메모리상태를 대기상태가 될때까지 안전하게 유지하기 위하여 스태틱램(30)에 인가되는 전압을 소정시간동안 Vcc-0.2V의 값으로 유지시켜야 한다.
상술한 바와같이 스태틱램(30)에 전원전압(Vcc)과 비슷한 값의 전압(Vcc-0.2V)을 대기상태가 될때까지 소정시간 동안 공급하기 위하여 캐패시터(C1)의 용량은 충분히 커야하며 또한 저항(R6)을 이용하여 전원전압(Vcc)과 보조전원(VB)을 분리하면 정상동작상태에서도 보조전원(VB)의 전류가 소모될수 있어 완전한 전원분리가 되지 않는 문제점이 있었다.
따라서 본 고안의 목적은 스태틱램의 백업(Back up)회로에서 전원전압의 "정전"시 신속히 전원단절을 감지(Power fail detect)하고 칩인에이블신호를 보호(Protect)함으로써 스태틱램의 데이타를 안정하게 보호하는데 있다.
본 고안의 또 다른 목적은 전원전압과 보조전원을 분리할때 정상상태에서 보조전원의 전류가 소모되는 것을 막아 완전한 전원 분리가 되게하는데 있다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 고안의 회로도로서, 전원전압(Vcc)과, 제너다이오드(DZ2), 가변저항(VR) 및 반전소자(51)(52)와 저항(R8)(R11)로 이루어져 전원전압(Vcc)의 "오프"시 "오프"한 것을 감지하는 전원단절감지부(50)와, 제너다이오드(DZ3)및 저항(R9)(R10)과 트랜지스터(Q4)(Q5)로 이루어져 전원전압(Vcc)의 단절시에 스태틱램(81)(82)의 전원을 보조전원(VB)으로 변환시켜주는 전원 변환부(60)와, 보조전원(VB) 및 다이오드(D)와 캐패시턴스(C2)(C3)로 이루어져 전원전압(Vcc)의 단절시 스태틱램(81)(82)에 전원을 공급하는 보조전원부(70)와, 상기 전원단절감지부(50)에서 발생되는 칩인에이블제어신호와 외부 콘트롤러에서 발생된 칩인에이블신호(CE1)(CE2)를 각각 입력시켜 칩실렉트신호를 각각 출력하는 부논리곱소자(91)(92)로 이루어진 칩실렉트발생부(90)와, 스태틱램(81)(82)으로 이루어진 메모리소자부(80)로 이루어진다.
제3도는 제2도에서 전원전압(Vcc)정전시 전원전압의 변화(a)와 전원전압에서 보조전원(VB)으로의 변환(b)를 나타낸 도면이다.
이하 제2도와 제3도를 참조하여 본 고안을 상세히 설명한다.
전원전압(Vcc)에서 정상적인 전압이 공급될때 제너다이오드(DZ3)가 "온"되므로 틀랜지스터(Q4)의 베이스에 전류가 공급되어 트랜지스터(Q4)가 "턴온"된다.
트랜지스터(Q4)가 "턴온"됨과 동시에 트랜지스터(Q5)도 "턴온"되는데 이때 트랜지스터(Q5)에서 0.2V의 전압 강하가 일어나므로 스태틱램(81)(82)의 CS단자와 전압단자(V1)에 Vcc-0.2V의 전압을 공급하게 된다. 이때 보조전원(VB)은 다이오드(D)에 의하여 전원전압(Vcc)과 분리된다. 그리고 이때의 칩인에이블 제어신호를 가변저항(VR) 양단의 제너다이오드(DZ2)에 의하여 가변저항에 일정한 전압으로유지되며, 따라서 가변저항(VR)값을 가변시켜 적절한 전원단절 감지레벨을 설정하게 된다. 전원전압(Vcc)에서 정상적인 전압이 공급될때에 가변저항(VR)을 통과한 신호는 반전소자(51)(52)를 거쳐 일정시간 지연된 "하이"상태의 칩인에이블 제어신호를 부논리곱소자(91)(92)에 입력시킨다.
스태틱램(81)(82)으로 이루어진 메모리소자부(80)로 이루어진다.
제3도는 제2도에서 전원전압(Vcc)정전시 전원전압의 변화(a)와 전원전압으로 보조전원(VB)으로의 변환(b)를 나타낸 도면이다.
이하 제2도와 제3도를 참조하여 본 고안을 상세히 설명한다.
전원전압(Vcc)에서 정상적인 전압이 공급될때 제너다이오드(DZ3)가 "온"되므로 트랜지스터(Q4)의 베이스에 전류가 공급되어 트랜지스터(Q4)가 "턴온"된다.
트랜지스터(Q4)가 "턴온"됨과 동시에 트랜지스터(Q5)도 "턴온"되는데 이때 트랜지스터(Q5)에서 0.2V의 전압 강하가 일어나므로 스태틱램(81)(82)의 CS단자와 전압단자(V1)에 Vcc-0.2V의 전원을 공급하게 된다. 이때 보조전원(VB)은 다이오드(D)에 의하여 전원전압(Vcc)과 분리된다. 그리고 이때의 칩인에이블 제어신호는 가변저항(VR) 양단의 제너다이오드(DZ2)에 의하여 가변저항에 일정한 전압으로 유지되며, 따라서 가변저항(VR)값을 가변시켜 적절한 전원단절 감지레벨을 설정하게 된다. 전원전압(Vcc)에서 정상적인 전압이 공급될 때에 가변저항(VR)을 통과한 신호는 반전소자(51)(52)를 거쳐 일정시간 지연된 "하이"상태의 칩인에이블 제어신호를 부논리곱소자(91)(92)에 입력시킨다.
상기 부논리곱소자(91)(92)에 외부 콘트롤러에서 발생된 칩인에이블신호(CE1)(CE2)와 상기 "하이"상태의 칩인에이블 제어신호가 각각 입력될때 출력되는 칩실렉트 신호는 "하이"상태의 칩입에이블 제어신호와 상관없이 칩인에이블신호(CE1)(CE2)와 같은 상태로 상기 스태틱램(81)(82)을 동작시킨다.
회로가 동작중에 전원전압(Vcc)이 정전(즉, 단절)되면 전원전압(Vcc)는 제3도의 (a)와 같은 곡선의 형태로 변화게 된다. 이때 가변저항(VR)을 소정값으로 하여 소정시간 t1 후 제너다이오드(DZ3)가 작동하여도 상기 칩인에이블 제어신호가 "하이"에서 "로우"상태로 전환되는 전압 Vcc1이 된다.
상기와 같은 칩인에이블 제어신호는 부논리곱소자(91)(92)에 칩인에이블신호(CE1)(CE2)와 함께 입력되게 되며, 칩인에이블신호(CE1)(CE2)에 관계없이 부논리곱소자(91)(92)의 출력을 "하이"상태가 되게한다. 상기 "하이"상태의 출력은 스태틱램(81)(82)의 칩실렉트단자에 입력되어 스태틱램(81)(82)을 대기상태로 전환시키게 된다.
그후 전원전압(Vcc)은 정전후 시간 t2가 되면 Vcc2가 되며, 그때 제너다이오드(DZ3)는 "오프"가 되며, 상기 Vcc2의 값은 제너다이오드(DZ2)와 저항(R9)에 의하여 결정된다. 상기 제너다이오드(DZ3)가 "오프"가 되면 트랜지스터(Q4)와 (Q5)가 순차적으로 "턴오프"되어 전원전압(Vcc)은 스태틱램(81)(82)에 전원을 공급할 수 없게 된다. 상기와 같이 전원전압(Vcc)이 스태틱램(81)(82)과 분리되면 보조전원(VB)이 다이오드(D)를 통하여 상기 스태틱램(81)(82)의 전원으로 공급되게 되며, 전원의 전환 과정은 제3도의 b와 같다.
상술한 바와 같이 전원전압(Vcc)이 인가될때에는 전원전압(Vcc)과 보조전원(VB)는 다이오드(D)에 의해 분리된다.
또한, 전원전압(Vcc)의 정전시 가변저항(VR)에 의하여 전원단절감지레벨, 즉, Vcc1의 값을 임의로 설정할 수 있어 전원전압의 정전상태를 신속히 감지할 수 있으며, 또한, 보조전환전압 즉, Vcc2의 값을 제너다이오드(DZ3)와 저항(R9)에 의하여 적절히 설정할수 있다.
전원전압(Vcc)이 설정전압 Vcc2로 되면 전원전압(Vcc)이 스태틱램(81)(82)과 분리되어 보조전원(VB)으로 전환되고, 상기 보조전원(VB)을 트랜지스터(Q5)에 의하여 전원전압(Vcc)방향으로 전원공급을 차단하여 스태틱램(81)(82)에만 전원이 공급되도록 하였다.
또한, t1과 t2를 임의로 조정할수 있어 스태틱램(81)(82)에 대기 상태로 전환하기 위한 충분한 시간을 설정할 수 있다.
따라서 상술한 바와 같이 본 고안은 전원전압의 정전시 안정된 전원단절 감지레벨을 설정할수 있고 쉽게 가변조정할수 있어 스태틱램을 대기상태로 전환시켜 메모리상태를 보호할수 있으며, 또한 다이오드를 이용하여 전원전압과 보조전원이 완전히 분리되게 하여 전원전압의 정전시에는 신속히 보조전원으로 전환되도록 하여 메모리내의 데이타를 안정하게 보호할수 있는 효과가 있다.
Claims (1)
- 전원전압(Vcc)와 칩인에이블 제어신호와 외부콘트롤러에서 발생된 칩 인에이블 신호(CE1)(CE2)를 각각 입력시켜 칩실렉터 신호()를 각각 출력하는 부논리곱소자(91)(92)로 이루어진 칩실렉트 발생부(90)와, 상기 칩실렉트 발생부(90)의 부논리곱소자(91)(92)에서 출력하는 칩실렉트신호()를 입력하는 스태틱램(81)(82)으로 이루어진 메모리소자부(80)로 구성된 메모리전원회로에 있어서, 상기 전원전압(Vcc)의 "오프"상태를 감지하기 위해 전원 단절 감지레벨을 설정하는 가변저항(VR)과 상기 가변저항(VR)의 양단을 일정전압으로 유지시키는 제너다이오드(DZ2) 및 저항(R8)(R11)과 상기 가변저항(VR)을 통하여 가변 조정된 전원전압(Vcc)신호로 소정 지연하는 지연수단(51)(52)으로 이루어진 전원 단절 감지부(50)와, 상기 전원전압(Vcc)의 단절시에 상기 스태틱램(81)(82)의 전원전압을 보조전원(VB)으로 변환시켜 주기 위해 상기 보조전원(VB)의 전환 전압값을 설정하는 제너다이오드(DZ3) 및 저항(R9)(R10)과 상기 보조전원(VB)의 전압을 스위칭하기 위한 트랜지스터(Q4)(Q5)로 이루어진 전원 변환부(60)와, 상기 전원전압(Vcc)의 단절시 상기 스태틱램(81)(82)에 전원을 공급하기 위해 보조전원(VB) 및 다이오드(D)와 캐패시터(C2)(C3)로 이루어진 보조전원부(70)로 구성됨을 특징으로 하는 스태틱램의 보저 전원회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019880013526U KR910007917Y1 (ko) | 1988-08-19 | 1988-08-19 | 스태틱램의 보조 전원회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019880013526U KR910007917Y1 (ko) | 1988-08-19 | 1988-08-19 | 스태틱램의 보조 전원회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900005652U KR900005652U (ko) | 1990-03-09 |
| KR910007917Y1 true KR910007917Y1 (ko) | 1991-10-07 |
Family
ID=19278536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019880013526U KR910007917Y1 (ko) | 1988-08-19 | 1988-08-19 | 스태틱램의 보조 전원회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910007917Y1 (ko) |
-
1988
- 1988-08-19 KR KR2019880013526U patent/KR910007917Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005652U (ko) | 1990-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4492876A (en) | Power supply switching arrangement | |
| US3859638A (en) | Non-volatile memory unit with automatic standby power supply | |
| EP0440204B1 (en) | Semiconductor integrated circuit device having main power terminal and backup power terminal independently of each other | |
| US4109161A (en) | Memory circuit with protection circuit | |
| EP0211553B1 (en) | Power-on reset circuit arrangements | |
| KR910019050A (ko) | 반도체 기억장치 | |
| JPS6128319Y2 (ko) | ||
| US5303114A (en) | Overload protection circuit capable of sustaining high inrush current in the load circuit | |
| CA2234734A1 (en) | Power supply unit | |
| US5523669A (en) | Charging circuit capable of supplying DC voltage directly to power supply circuit when battery is removed | |
| EP0238803B1 (en) | Stabilized power-supply circuit | |
| KR910007917Y1 (ko) | 스태틱램의 보조 전원회로 | |
| JP3838708B2 (ja) | リチウムイオン電源装置 | |
| US4551637A (en) | Electronic monitoring system with direct-current power supply | |
| CN115576406A (zh) | 掉电检测和供电保持功能电路及电子设备 | |
| JP2655766B2 (ja) | 情報カード | |
| US4445160A (en) | Fault-powered low-level voltage clamp circuit | |
| JPS6073720A (ja) | ランダムアクセスメモリのスタンバイモ−ド切替回路 | |
| GB2039429A (en) | Ac switch using FET | |
| KR950008457B1 (ko) | 트랜지스터를 이용한 sram 백-업 회로 | |
| GB2259200A (en) | Ground fault protector | |
| KR0167897B1 (ko) | 자동응답기에서 과전압 보호회로 | |
| JPH0231588B2 (ja) | Anteikadengenkaironoshutsuryokutantanrakuhogokairo | |
| KR950002023B1 (ko) | 마이크로 프로세서 응용회로에서의 cmos 메모리 백업회로 | |
| JPS6353567B2 (ko) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 19970830 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |