KR950008457B1 - 트랜지스터를 이용한 sram 백-업 회로 - Google Patents

트랜지스터를 이용한 sram 백-업 회로 Download PDF

Info

Publication number
KR950008457B1
KR950008457B1 KR1019920010511A KR920010511A KR950008457B1 KR 950008457 B1 KR950008457 B1 KR 950008457B1 KR 1019920010511 A KR1019920010511 A KR 1019920010511A KR 920010511 A KR920010511 A KR 920010511A KR 950008457 B1 KR950008457 B1 KR 950008457B1
Authority
KR
South Korea
Prior art keywords
transistor
power
signal
sram
diode
Prior art date
Application number
KR1019920010511A
Other languages
English (en)
Other versions
KR940001168A (ko
Inventor
서기삼
Original Assignee
현대전자산업주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 김주용 filed Critical 현대전자산업주식회사
Priority to KR1019920010511A priority Critical patent/KR950008457B1/ko
Publication of KR940001168A publication Critical patent/KR940001168A/ko
Application granted granted Critical
Publication of KR950008457B1 publication Critical patent/KR950008457B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음.

Description

트랜지스터를 이용한 SRAM 백-업 회로
제1도는 종래 기술의 회로도
제2도는 본 발명의 회로도
* 도면의 주요부분에 대한 부호의 설명
10 : SRAM 20 : 배터리
본 발명은 SRAM이 사용되는 모든 시스팀에 이용될 수 있는 SRAM 백-업 회로에 관한 것이다.
종래의 기술을 제1도를 이용하여 설명하면, 종래의 SRAM 백업 회로는 도면과 같이 IC 74LS00을 이용하여 구성하는 경우 SMEMW(SYSTEM MEMORY WRITE)신호가 '로우'이고, BKCE(BACK UP CHIP ENABLE) 신호가 '로우', 리셋 신호가 '하이'일 때에만 SRAM에서 데이타를 읽을 수 있는 것을 사용하여 구현된 회로로서 상기 3개의 신호중 어느 하나라도 상기 조건에 만족하지 못하면 SRAM의 데이타는 직전에 저장된 데이타를 유지하게 되므로 전원의 온/오프시나 전원 오프시에도 SRAM에 저장된 데이타를 보호할 수 있게 된다.
그러나, 상기의 방법으로는 전원 오프시에 배터리에 걸리는 부하가 많고 리셋 신호를 만들기가 어려워 리셋 제너레이터를 사용해야만 하는 문제점이 있었다.
따라서, 상기 문제점을 해결하기 위해 안출된 본 발명은, 전원 오프시에 배터리에 걸리는 부하를 감소시키고, 별도의 리셋 신호가 없이도 제어가 가능한 트랜지스터를 이용한 SRAM 백-업 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 전원에 연결되어 전원으로의 부하를 차단하는 다이오드와, 상기 다이오드에 연결되어 전원 공급원에 의해 충전되었다가 전원 오프시 전원을 공급하는 배터리와, 상기 다이오드에 연결되는 저항에 콜렉터단이 연결되고 베이스단에는 하이리셋 신호에 연결되며 에미터단은 BKCE신호로 연결되는 트랜지스터와, 상기 다이오드에 연결되는 저항에 콜렉터단이 연결되고 전원에 베이스단이 연결되며 에미터단은 SMEMW신호에 연결되는 트랜지스터, 및 전원 공급원으로부터 전원을 인가받고 상기 트랜지스터로부터 /CE(CHIP ENABLE)신호를 입력받고 상기 트랜지스터로부터 /WE(WRITE ENABLE)신호를 입력받는 SRAM를 구비한다.
이하, 제2도를 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명의 일실시예에 따른 회로도로서, 도면에서 10은 SRAM, 20은 배터리를 각각 나타낸다.
도면에 도시한 바와 같이 본 발명은, 전원에 연결되어 SRAM만이 부하로서 작용하도록 하는 다이오드(D1), 상기 다이오드(D1)에 연결된 저항(R6), 상기 저항(R6)에 연결되어 전원 공급원에 의해 충전되었다가 전원 오프시 전원을 공급하는 배터리(20), 상기 다이오드(D1)에 연결되는 저항(R4, R5), 상기 저항(R4)과 SRAM의 /CE에 콜렉터단이 연결되고 베이스단에는 하이리셋 신호(HRESET)의 과도 전압을 억제하기 위해 장치한 저항(R1, R2)을 통해 연결되며 에미터단은 BKCE 신호에 연결되는 트랜지스터(Q1), 상기 저항(R5)과 SRAM의 /WE단자에 콜렉터 단이 연결되고 전원에 상기 트랜지스터(Q1)의 스위칭 시간을 단축하기 위해 장치한 저항(R3)을 통해 베이스단이 연결되며 에미터 단은 SMEMW신호에 연결되는 트랜지스터(Q2)를 구비한다.
상기와 같이 구성된 본 발명의 동작은 전원 공급시와 비공급시로 나누어 설명하면, 먼저 전원 공급시 즉, 정상적인 동작을 할 경우 배터리(20)는 다이오드(D1)와 저항(R6)을 통해 전원 공급원에 의하여 충전되고, 하이리셋 신호(HRESET)와, VCE에 의해 트랜지스터(Q1, Q2)는 도통되므로 SRAM(10)의 /CE, /WE는 BKCE와 SMEMW신호와 동일한 타이밍으로 제어된다.
다음 전원 오프시에는, 전원 공급원에 의해 기 충전된 배터리(20)에 의해 SRAM(10)에 전원이 공급되고, 이때 하이리셋 신호(HRESET)와 전원이 로우이므로 트랜지스터(Q1, Q2)는 불도통이 되어 BKCE와 SMEMW이 인가되어도 SRAM(10)의 데이타는 보호된다.
따라서, 상기와 같이 구성하므로써 전원 공급시나 비공급시에 SRAM에 저장된 데이타를 안전하게 보호할 수 있고, IC를 사용하지 않고 트랜지스터를 사용하므로써 배터리에 걸리는 부하를 감소시켰으며 트랜지스터의 게이트를 제어하는 별도의 신호가 없어도 가능하도록 하였다.

Claims (3)

  1. 전원에 연결되어 전원으로의 부하를 차단하는 다이오드(D1)와, 상기 다이오드(D1)에 연결되어 전원 공급원에 의해 충전되었다가 전원 오프시 전원을 공급하는 배터리(20)와, 상기 다이오드(D1)에 연결되는 저항(R4)에 콜렉터단이 연결되고 베이스단에는 하이리셋 신호에 연결되며 에미터단은 BKCE(BACK UP CHIP ENABLE) 신호로 연결되는 제1트랜지스터(Q1)와, 상기 다이오드(D1)에 연결되는 저항(R5)에 콜렉터 단이 연결되고 전원에 베이스단이 연결되며 에미터 단은 SMEMW(SYSTEM MEMORY WRITE)신호에 연결되는 제2트랜지스터(Q2), 및 전원 공급원으로부터 전원을 인가받고 상기 제1트랜지스터(Q1)로부터 /CE(CHIP ENABLE) 신호를 입력받고 상기 제2트랜지스터(Q2)로부터 /WE(WRITE ENABLE)신호를 입력받는 SRAM(10)을 구비한 것을 특징으로 하는 트랜지스터를 이용한 SRAM 백-업 회로.
  2. 제1항에 있어서, 상기 제1트랜지스터(Q1)에 입력되는 하이리셋 신호의 과도 전압을 억제하기 위해 베이스단에 장치한 저항(R1, R2)을 더 포함하는 것을 특징으로 하는 트랜지스터를 이용한 SRAM 백-업 회로.
  3. 제1항에 있어서, 상기 제1트랜지스터(Q1)의 스위칭 시간을 단축하기 위해 베이스단에 장치한 저항(R3)을 더 포함한 것을 특징으로 하는 트랜지스터을 이용한 SRAM 백-업 회로.
KR1019920010511A 1992-06-17 1992-06-17 트랜지스터를 이용한 sram 백-업 회로 KR950008457B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920010511A KR950008457B1 (ko) 1992-06-17 1992-06-17 트랜지스터를 이용한 sram 백-업 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920010511A KR950008457B1 (ko) 1992-06-17 1992-06-17 트랜지스터를 이용한 sram 백-업 회로

Publications (2)

Publication Number Publication Date
KR940001168A KR940001168A (ko) 1994-01-10
KR950008457B1 true KR950008457B1 (ko) 1995-07-31

Family

ID=19334809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920010511A KR950008457B1 (ko) 1992-06-17 1992-06-17 트랜지스터를 이용한 sram 백-업 회로

Country Status (1)

Country Link
KR (1) KR950008457B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100513868B1 (ko) 2002-02-25 2005-09-09 한국엔지니어링플라스틱 주식회사 우수한 내마모성 및 박리방지효과를 갖는 폴리아세탈 수지조성물

Also Published As

Publication number Publication date
KR940001168A (ko) 1994-01-10

Similar Documents

Publication Publication Date Title
US3859638A (en) Non-volatile memory unit with automatic standby power supply
EP0440204B1 (en) Semiconductor integrated circuit device having main power terminal and backup power terminal independently of each other
US3562555A (en) Memory protecting circuit
US5058075A (en) Battery circuit for an integrated circuit (IC) memory card
US4669066A (en) Memory data holding circuit
KR100391879B1 (ko) 대기 모드를 갖는 데이타 처리 회로
US4574232A (en) Rapid turn-on voltage regulator
US5025203A (en) Circuit for use with a voltage regulator
EP0019381B1 (en) Semiconductor memory device with address signal level setting
KR950008457B1 (ko) 트랜지스터를 이용한 sram 백-업 회로
US4611302A (en) Non-volatile data stores
KR100473216B1 (ko) 강하하는전원에서적절한리셋을보장하는리셋시스템
JP2655766B2 (ja) 情報カード
JP3009236B2 (ja) デバイスの活性保守方式
KR0135732B1 (ko) 직류 전류를 회로에 공급하는 장치 및 그 방법
KR900009459Y1 (ko) 백업 배터리를 이용한 메모리 전원 공급회로
KR100207824B1 (ko) 메모리의 백업시간 연장을 위한 백업 배터리 회로
JPS59127540A (ja) バツクアツプ用電源回路
JPS5864700A (ja) 記憶保護回路
KR200142920Y1 (ko) 메모리 백업회로
KR910007917Y1 (ko) 스태틱램의 보조 전원회로
JPS6234359Y2 (ko)
JPS60229129A (ja) 停電補償回路
JPH04344959A (ja) メモリ用電源供給装置
KR950002023B1 (ko) 마이크로 프로세서 응용회로에서의 cmos 메모리 백업회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19990617

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee