JPS613221A

JPS613221A - メモリ回路の停電補償回路

Info

Publication number: JPS613221A
Application number: JP59124155A
Authority: JP
Inventors: Hirohisa Mizuhara; 博久水原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-06-14
Filing date: 1984-06-14
Publication date: 1986-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は停電補償を必要とするメモリ回路を備えたマイ
クロコンピュータなどの電子回路におけるメモリ回路の
停電補償回路に関するものである。

〔従来技術〕

従来、例えばマイクロコンピュータなどの電子回路のメ
モリ回路には停電時にメモリ内容の消失を防止するため
に蓄電池による停電補償を行うことが多い。このような
従来の停電補償回路の一例として第１図に示すものがあ
った。図において、１は電子回路の直流電源ラインで、
例えばＤ　Ｃ５’　−■のラインである。２は電子回路
の動作の基準電位である直流電源のグランドラインであ
る。３は電子回路のうち停電補償を必要とするメモリ回
路である。４は第１のダイオードで、前記直流電源ライ
ン１からメモリ回路３に電流を供給するものである。ま
た５は蓄電池で、停電などで図示しない直流電源装置か
ら直流電源が供給されなくなったとき、メモリ回路３に
直流電源を供給し、停電補償の目的をはたすものである
。６は第２のダイオードで、前記蓄電池５からメモリ回
路３に電流を供給するものである。

次に動作について説明する。通常、直流電源ライン１が
健全であるときは、この電圧が蓄電池５の出力電圧より
高いために第１のダイオード４を経由して直流電源電流
がメモリ回路３に供給される。この時、第２のダイオー
ド６は蓄電池５へ電流が逆流しないよう阻止する作用を
するものである。次に直流電源ライン１が健全でなくな
り電圧が低下し電流をメモリ回路３Ｌこ供給できなくな
った時は蓄電池５の出力電圧が直流電源ライン１の電圧
より高いために輌２のダイオード６を経由して電流がメ
モリ回路３に供給される。この時、第１のダイオード４
は直流電源ライン１へ電流が逆流しないよう阻止する作
用をするものである。

従来のメモリ回路の停電補償回路は以上のように構成さ
れているので、簡単な回路ではあったが、直流電源が健
全である時メモリ回路３に第１のダイオード４を経由し
て電流を供給するため第１のダイオード４における順方
向の電圧降下があり、例えば直流電源ライン１の電圧が
ＤＣ５Ｖのとき第１のダイオード４における電圧降下が
０．７Ｖあるとすればメモリ回路３の電源電圧はＤＣ４
，３Ｖとなり、該メモリ回路の通常動作時の動作電圧と
しては低過ぎる問題があった。またメモリ回路３がアク
セスされるとその消費電流も変化するが、これに伴って
第１のダイオード４における電圧降下も変動するためメ
モリ回路３に供給される電圧も変動してしまうという欠
点があった。

〔発明の概要〕

本発明は上記のような従来のものの欠点を除去するため
になされたもので、停電時以外の直流電源の供給をトラ
ンジスタを介して行うことにより、通常動作時メモリ回
路に要求される電源電圧を変動なく供給でき、電源電圧
降下に伴う電子回路、特にマイクロコンピュータのトラ
ブルを防止できるメモリ回路の停電補償回路を提供する
ことを目的としている。

〔発明の実施例〕

以下、この発明の実施例を図について説明する。

第２図は本件出願の第１の発明の一実施例を示す。

図中、ｌＯは停電検出回路で、直流電源ライン１とグラ
ンドライン２間に設けられ直流電源ライン１の電圧低下
を検出して停電検出信号を発生するものである。この回
路１０には電圧比較回路としてＩＣ化され、市販されて
いるものが用いられ、その動作電圧範囲は広い。１１は
可変抵抗器で、電源ラインｌ、グランドライン２間に抵
抗８，９とともに直列接続され前記停電検出回路ＩＯの
停電検出レベルを調節す名ためのものである。そしてこ
の停電検出回路１０は直流電源ライン１電圧が可変抵抗
器１１により設定された停電検出レベルより低いとき、
すなわち停電時に“Ｈ”レベル、高いとき、すなわち通
電時に“Ｌ”レベルの停電検出信号を出力するもめであ
る。１２は第１のＰＮＰＩ−ランジスタで、上記停電検
出信号が抵抗器１３を介してベースに接続され、エミフ
タが電源ライン１に接続され、コレクタが抵抗器１４を
介して接地されている。また１６はエミッタが接地され
ベースが抵抗Ｉ５を介してトランジスタ１２のコレクタ
に接続されたＮＰＮ　トランジスタ、１７はコレクタ・
エミッタ間が電源ライン１とメモリ回路２０の電源端子
２１間に接続されベースが抵抗Ｉ８を介してトランジス
タ１６のコレクタに接続された第２のＰＮＰ　）ランジ
スタで、停電検出時にオフ状態、非検出時にオン状態と
なるものである。

また２０はメモリ回路で、このメモリ回路２゜は本実施
例ではスタティックＲＡＭメモリであり、消費電流の小
さなスタンバイ状態を有する停電補償に適したＣＭＯ３
ＲＡＭを想定している。このメモリ回路２０は端子群２
２に図示しないマイクロコンピュータのアドレスバス（
ＡＯ−Ａ１２）が、また端子Ｒ２３にデータバス（Ｄｏ
−Ｄ７）が接続されている。さらにアウトプットイネー
ブル端子２４にはＭＥＭＲ信号（メモリリード信号）が
、リード／ライト端子２５にはＭＥＭＷ信号（メモリラ
イト信号）が、第１のチップセレクト端子２６にはアド
レスバス（Ａ１３〜Ａ１５）をデコードするデコーダ２
７の出力がそれぞれ接続されている。２８は該メモリ回
路２０のグランド端子で、電源ｌのグランドライン２に
接続されている。また２９は本メモリ回路２０をスタン
バイ状態とするための第２のチップセレクト端子である
。

このスタンバイ状態ではメモリ回路２０は記憶内容の保
持のみ可能で、メモリアクセスはできないが、通常動作
状態に比べその消費電力ははるかに小さくなるものであ
る。そしてこのチップセレクト端子２９は通電時“Ｈ”
レベル、停電時″Ｌ”レベルとするために第１のＰＮＰ
　）ランジスタ１２のコレクタに接続されて、停電検出
回路１０の検出信号の反転信号が印加され、これにより
メモリ回路２０は通電時セレクト状態、停電時非セレク
ト状態となって、停電時メモリ内容が保護される。また
３０は蓄電池で、負側の端子はグランドライン２に、正
側端子はダイオード３１のアノードと接続され、該ダイ
オード３１０カソードは第２のＰＮＰ　）ランジスタ１
７のコレクタ側に接続されて、停電時メモリ回路２０の
電源端子２１に電源を供給する構成となっている。

次に動作について説明する。通電時、停電検出回路１０
はＬ″を出力しこれによりトランジスタ１２にはベース
電流が流れ、オン状態となって、該トランジスタ１２の
コレクタ電流が抵抗器１４を流れここに電圧降下を生じ
る。このコレクタ電流は抵抗１５に分流し、ＮＰＮ）ラ
ンジスタ１６のベースに流れ込んで、このトランジスタ
１６をオン状態とする。その結果このトランジスタ１６
は第２のＰＮＰ　）ランジスタ１７からベース電流を抵
抗１８を介して引き込み、該トランジスタ１７はオン状
態となる。該第２のＰＮＰ　トランジスタ１７はそのコ
レクタ側の電圧が、これに接続されていないときのダイ
オード３１のカソード例の電圧より高くなるよう構成さ
れており、これにより、メモリ回路２０へは第２のＰＮ
Ｐ　）ランジスク１７を介して直流電源ライン１がら電
流が供給される。

次に停電時は第１のＰＮＰ　）ランジスタ１２がオフ状
態となるため全てのトランジスタがオフ状態となり、直
流電源ライン１からメモリ回路２゜へは電流が供給され
なくなる。しがしその時は蓄電池３０の正側端子からダ
イオード３１を介してメモリ回路２０の電源端子２１に
電流が供給され、該メモリ回路２０の記憶内容が保持さ
れる。

一般にトランジスタがオン状態のときのエミッタ・コレ
クタ間の電圧降下はダイオードの順方向の電圧降下に比
して小さく、しかも電流変化に伴う電圧変化も少ないた
め、本実施例回路では通電時に十分な動作電圧をメモリ
回路に印加でき、しかもメモリアクセスに伴う電圧変動
も小さく、従来回路の欠点を除去できるものである。

第３図は本出願の第２の発明の一実施例を示し、３３．
３４はトランジスタ１７のコレクタ・エミッタ間に直列
接続された２つのダイオードで、ダイオード３３のカソ
ードは抵抗器３５を経由してコンデンサ３６の正側端子
に接続され、該コンデンサ３６の負側端子はグランドラ
イン２に接続されている。

本実施例回路によれば、コンデンサ３６は通電時にダイ
オード３３．抵抗器３５を介して電源ライン１から電流
が供給され充電状態となっている。

このため、停電時、メモリ回路２０に直流電源ライン１
から電流が供給されなくなると、該コンデンサ３６の充
電電荷が抵抗器３５とダイオード３４を経由してメモリ
回路２０の電源端子２１に電流として供給され、これに
よりメモリ回路２０の記憶内容が保持される。コンデン
サ３６は放電されるにつれて充電電圧が徐々に低下する
が、該電圧が蓄電池３０の端子電圧に等しくなると今度
はコンデンサ３６に代わって蓄電池３０の正側端子から
ダイオード３１を介してメモリ回路２０の電源端子２１
に電流が供給され、これによりメモリ回路２０の記憶内
容が保持される。従って本実施例回路では停電時であっ
てもコンデンサ３６が放電し終るまでであれば蓄電池３
０を交換することができるものである。

なお本出願の第１．第２の発明の各実施例において、ダ
イオード３１に順方向電圧降下の少ないショットキダイ
オードを使用するとその効果を一層増大することができ
る。

また上記実施例ではメモリ回路２０が１個のＣＭＯ３Ｒ
ＡＭの場合について説明したが、デコーダ２７からチッ
プセレクト信号を接続すれば複数個のＣＭＯ３ＲＡＭを
用いてメモリ回路２０を構成できることは云うまでもな
い。

〔発明の効果〕

以上のように、本発明に係るメモリ回路の停電補償回路
によれば、通電時はトランジスタによりメモリ回路に電
流を供給し、停電時は蓄電池から電流を供給するように
したので、通電時の電圧降下が少な（、しかもメモリア
クセスによる電流変化に伴う電圧降下の変化をも少なく
でき、従来回路の欠点を除去できる。更に停電中に蓄電
池を交換してもメモリ回路の記憶内容は消失しないなど
その効果は非常に顕著である。

【図面の簡単な説明】

第１図は従来のメモリ回路の停電補償回路を示す回路図
、第２図および第３図は本件出願の第１および第２の発
明の一実施例を示す回路図である。図中、１は電源ライン（直流電源）、２はグランドライ
ン、１０は停電検出回路、１７はトランジスタ、２０は
メモリ回路、３０は蓄電池、３１はダイオード、３３．
３４はダイオード、３６はコンデンサ、２１はメモリ回
路の電源端子である。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）メモリ回路と、直流電源の電圧低下を検出し所定
の電圧値を下回ったとき停電検出信号を発生する停電検
出回路と、そのエミッタ・コレクタ間が上記電源と上記
メモリ回路の電源端子との間に接続され停電検出時にオ
フ、非検出時にオンとなるトランジスタと、停電時上記
メモリ回路に電源電圧を供給するための蓄電池と、上記
メモリ回路の電源端子と上記蓄電池との間に接続された
ダイオードとを備えたことを特徴とするメモリ回路の停
電補償回路。
（２）上記メモリ回路が、消費電力の小さいスタンバイ
状態を有するものであることを特徴とする特許請求の範
囲第１項記載のメモリ回路の停電補償回路。
（３）上記ダイオードが、ショットキダイオードである
ことを特徴とする特許請求の範囲第１項または第２項記
載のメモリ回路の停電補償回路。
（４）メモリ回路と、直流電源の電圧低下を検出し所定
の電圧値を下回ったとき停電検出信号を発生する停電検
出回路と、そのエミッタ・コレクタ間が上記電源と上記
メモリ回路の電源端子との間に接続され停電検出時にオ
フ、非検出時にオンとなるトランジスタと、停電時上記
メモリ回路に電源電圧を供給するための蓄電池と、上記
メモリ回路の電源端子と上記蓄電池との間に接続された
ダイオードと、上記トランジスタのコレクタ・エミッタ
間に直列接続された２つのダイオードと、該両ダイオー
ドの接続点と接地間に接続されたコンデンサとを備えた
ことを特徴とするメモリ回路の停電補償回路。
（５）上記メモリ回路が、消費電力の小さいスタンバイ
状態を有するものであることを特徴とする特許請求の範
囲第４項記載のメモリ回路の停電補償回路。
（６）上記ダイオードが、ショットキダイオードである
ことを特徴とする特許請求の範囲第４項または第５項記
載のメモリ回路の停電補償回路。