JPH04289582A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04289582A JPH04289582A JP3054294A JP5429491A JPH04289582A JP H04289582 A JPH04289582 A JP H04289582A JP 3054294 A JP3054294 A JP 3054294A JP 5429491 A JP5429491 A JP 5429491A JP H04289582 A JPH04289582 A JP H04289582A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- dynamic ram
- battery
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 abstract description 4
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000007774 longterm Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭを
用いた半導体記憶装置に係り、特に、バッテリバックア
ップ時の低消費電力化に好適な半導体記憶装置に関する
。
用いた半導体記憶装置に係り、特に、バッテリバックア
ップ時の低消費電力化に好適な半導体記憶装置に関する
。
【０００２】
【従来の技術】従来、バッテリバックアップを実施した
半導体メモリの例としては、たとえば、インターフェー
ス Ｎｏ．１２３、１９８７年８月、第１８０頁から第
１９０頁、「特集 多様化するメモリＩＣ活用研究、
多品種時代のメモリＩＣ研究」と題する文献に論じられ
ている。この文献にも記載されているように、現在、一
般的なＣＭＯＳスタティックＲＡＭやダイナミックＲＡ
Ｍでは、電源電圧ＶＤＤが通常動作電圧５ボルトより下
がると、電源電流ＩＤＤが小さくなる。このため、バッ
テリバックアップ付の半導体記憶装置を構築したとき、
ＣＭＯＳスタティックＲＡＭでは、通常動作電圧より低
い電圧でバックアップを行ない、低消費電力を実現する
ことでバックアップ時間を長くしている。
半導体メモリの例としては、たとえば、インターフェー
ス Ｎｏ．１２３、１９８７年８月、第１８０頁から第
１９０頁、「特集 多様化するメモリＩＣ活用研究、
多品種時代のメモリＩＣ研究」と題する文献に論じられ
ている。この文献にも記載されているように、現在、一
般的なＣＭＯＳスタティックＲＡＭやダイナミックＲＡ
Ｍでは、電源電圧ＶＤＤが通常動作電圧５ボルトより下
がると、電源電流ＩＤＤが小さくなる。このため、バッ
テリバックアップ付の半導体記憶装置を構築したとき、
ＣＭＯＳスタティックＲＡＭでは、通常動作電圧より低
い電圧でバックアップを行ない、低消費電力を実現する
ことでバックアップ時間を長くしている。
【０００３】
【発明が解決しようとする課題】上記従来技術は、ダイ
ナミックＲＡＭではスタンバイ状態でもデータ保持のた
め通常動作電圧でリフレッシュ動作を行う必要があると
いう点について配慮がされていない。
ナミックＲＡＭではスタンバイ状態でもデータ保持のた
め通常動作電圧でリフレッシュ動作を行う必要があると
いう点について配慮がされていない。
【０００４】これに対して、特開昭５５−１３２５９１
号公報には、スタティックＲＡＭのバッテリバックアッ
プ時に、リフレッシュに必要な回路にのみ給電すること
により、メモリ装置全体の消費電力を抑え、長時間のバ
ッテリサポートを可能とするものが開示されている。
号公報には、スタティックＲＡＭのバッテリバックアッ
プ時に、リフレッシュに必要な回路にのみ給電すること
により、メモリ装置全体の消費電力を抑え、長時間のバ
ッテリサポートを可能とするものが開示されている。
【０００５】しかし、このようなメモリ記憶装置におい
ても、バッテリバックアップ時のダイナミックメモリ自
身の消費電力の低減についての配慮がなされておらず、
記憶装置の大容量化に伴い長時間のバッテリサポートが
困難となり、また長時間のバッテリサポートのためには
大容量のバッテリが必要になるという問題があった。
ても、バッテリバックアップ時のダイナミックメモリ自
身の消費電力の低減についての配慮がなされておらず、
記憶装置の大容量化に伴い長時間のバッテリサポートが
困難となり、また長時間のバッテリサポートのためには
大容量のバッテリが必要になるという問題があった。
【０００６】本発明の目的は、外部より供給する電圧が
通常の動作電圧より低い電圧でもバックアップ動作が可
能なダイナミックＲＡＭを用いて、装置電源停止時、長
時間のデータのバックアップが可能な半導体記憶装置を
提供することにある。
通常の動作電圧より低い電圧でもバックアップ動作が可
能なダイナミックＲＡＭを用いて、装置電源停止時、長
時間のデータのバックアップが可能な半導体記憶装置を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体記憶装置は、外部から供給する
電圧が予め定めた範囲内にあるときほぼ一定の内部電圧
を出力する降圧回路を有するダイナミックＲＡＭと、装
置電源が停止したとき、通常の動作電圧より低い、前記
予め定めた範囲内にある電圧で、前記ダイナミックＲＡ
Ｍをバックアップするバッテリと、前記装置電源の停止
を検出する検出手段と、該検出手段の検出出力に応じて
、前記ダイナミックＲＡＭのリフレッシュ動作のみを有
効とする手段とを備えたものである。
に、本発明による半導体記憶装置は、外部から供給する
電圧が予め定めた範囲内にあるときほぼ一定の内部電圧
を出力する降圧回路を有するダイナミックＲＡＭと、装
置電源が停止したとき、通常の動作電圧より低い、前記
予め定めた範囲内にある電圧で、前記ダイナミックＲＡ
Ｍをバックアップするバッテリと、前記装置電源の停止
を検出する検出手段と、該検出手段の検出出力に応じて
、前記ダイナミックＲＡＭのリフレッシュ動作のみを有
効とする手段とを備えたものである。
【０００８】
【作用】この半導体記憶装置は、装置電源がオンの状態
では読み出し・書き込み・リフレッシュ動作を行う。装
置電源がオフの状態になると、バッテリ電源からダイナ
ミックＲＡＭとバックアップ中のリフレッシュ動作を制
御する回路に対して、通常動作電圧より低い電圧を供給
する。これにより、ダイナミックＲＡＭが低消費電力と
なり、長時間のバックアップが可能となる。なお、外部
から供給する電圧が予め定めた範囲内にあるときほぼ一
定の内部電圧を出力する降圧回路の働きにより、ダイナ
ミックＲＡＭのメモリセル等には装置電源オンの場合と
同じ電圧が供給され、そのリフレッシュ動作には何ら支
障はない。
では読み出し・書き込み・リフレッシュ動作を行う。装
置電源がオフの状態になると、バッテリ電源からダイナ
ミックＲＡＭとバックアップ中のリフレッシュ動作を制
御する回路に対して、通常動作電圧より低い電圧を供給
する。これにより、ダイナミックＲＡＭが低消費電力と
なり、長時間のバックアップが可能となる。なお、外部
から供給する電圧が予め定めた範囲内にあるときほぼ一
定の内部電圧を出力する降圧回路の働きにより、ダイナ
ミックＲＡＭのメモリセル等には装置電源オンの場合と
同じ電圧が供給され、そのリフレッシュ動作には何ら支
障はない。
【０００９】
【実施例】以下、本発明の実施例を図１により説明する
。
。
【００１０】図１は本発明の一実施例を示すバッテリバ
ックアップ機能を持つ半導体記憶装置の例を示すブロッ
ク図、図２は降圧回路２１の入力電圧と出力電圧の関係
を示した図である。図３は本発明の他の実施例を示す図
である。
ックアップ機能を持つ半導体記憶装置の例を示すブロッ
ク図、図２は降圧回路２１の入力電圧と出力電圧の関係
を示した図である。図３は本発明の他の実施例を示す図
である。
【００１１】図１において、図示しない装置電源より供
給される電源電圧ＶＣＣは、ダイオード４１のアノード
端子、電源電圧検出回路６、アドレスマルチプレクサ３
の電源端子に接続され、前記ダイオード４１のカソード
端子は、ダイオード４２のカソード端子、制御回路１の
電源ピン、ダイナミックＲＡＭ２の電源端子に接続され
る。電圧低下検出信号ＳＥＮＳ（図ではアッパーライン
が付されているが、明細書中では省略する。以下、他の
信号についても同様。）は、電源電圧検出回路６より出
力され、制御回路１に接続される。バッテリ５の電源端
子はダイオード４２のアノード端子に接続される。また
、バッテリ電圧ＶＢＡＴは電源電圧ＶＣＣより低い電圧
である。
給される電源電圧ＶＣＣは、ダイオード４１のアノード
端子、電源電圧検出回路６、アドレスマルチプレクサ３
の電源端子に接続され、前記ダイオード４１のカソード
端子は、ダイオード４２のカソード端子、制御回路１の
電源ピン、ダイナミックＲＡＭ２の電源端子に接続され
る。電圧低下検出信号ＳＥＮＳ（図ではアッパーライン
が付されているが、明細書中では省略する。以下、他の
信号についても同様。）は、電源電圧検出回路６より出
力され、制御回路１に接続される。バッテリ５の電源端
子はダイオード４２のアノード端子に接続される。また
、バッテリ電圧ＶＢＡＴは電源電圧ＶＣＣより低い電圧
である。
【００１２】システムクロックＣＬＫ、メモリリクエス
ト信号ＭＲＥＱ、リード・ライト信号Ｒ／Ｗ、リフレッ
シュリクエスト信号ＲＦＲＱは、前記制御回路１に接続
される。ロウアドレス・ストローブ信号（ＲＡＳ）、カ
ラムアドレス・ストローブ信号（ＣＡＳ）、ライトイネ
ーブル信号（ＷＥ）はそれぞれ、制御回路１より出力し
、ダイナミックＲＡＭ２に接続される。アドレス選択信
号Ｓは、制御回路１より出力し、アドレスマルチプレク
サ３に接続される。アドレスＡ０〜Ａｎはアドレスマル
チプレクサ３に接続される。マルチプレクスされたアド
レスＢ０〜Ｂｌは、アドレスマルチプレクサ３より出力
し、ダイナミックＲＡＭ２に接続される。メモリ素子内
部の電圧ＶＩＮＴは、降圧回路２１から出力され、メモ
リセル等の回路２２に接続される。制御回路１、ダイナ
ミックＲＡＭ２、アドレスマルチプレクサ３、バッテリ
電源５、電源電圧検出回路６のそれぞれのグランド端子
は、グランドに接続される。
ト信号ＭＲＥＱ、リード・ライト信号Ｒ／Ｗ、リフレッ
シュリクエスト信号ＲＦＲＱは、前記制御回路１に接続
される。ロウアドレス・ストローブ信号（ＲＡＳ）、カ
ラムアドレス・ストローブ信号（ＣＡＳ）、ライトイネ
ーブル信号（ＷＥ）はそれぞれ、制御回路１より出力し
、ダイナミックＲＡＭ２に接続される。アドレス選択信
号Ｓは、制御回路１より出力し、アドレスマルチプレク
サ３に接続される。アドレスＡ０〜Ａｎはアドレスマル
チプレクサ３に接続される。マルチプレクスされたアド
レスＢ０〜Ｂｌは、アドレスマルチプレクサ３より出力
し、ダイナミックＲＡＭ２に接続される。メモリ素子内
部の電圧ＶＩＮＴは、降圧回路２１から出力され、メモ
リセル等の回路２２に接続される。制御回路１、ダイナ
ミックＲＡＭ２、アドレスマルチプレクサ３、バッテリ
電源５、電源電圧検出回路６のそれぞれのグランド端子
は、グランドに接続される。
【００１３】通常、装置電源がオンの状態では、電源電
圧ＶＣＣがダイオード４１のアノード端子とアドレスマ
ルチプレクサ３の電源端子に供給される。また、ダイナ
ミックＲＡＭ２の電圧ＶＥＸＴは、電源電圧ＶＣＣから
ダイオード４１での電圧降下分を差し引いたものとなる
。この電圧をダイナミックＲＡＭの動作保証電圧範囲内
にすることで、通常の動作が可能となる。
圧ＶＣＣがダイオード４１のアノード端子とアドレスマ
ルチプレクサ３の電源端子に供給される。また、ダイナ
ミックＲＡＭ２の電圧ＶＥＸＴは、電源電圧ＶＣＣから
ダイオード４１での電圧降下分を差し引いたものとなる
。この電圧をダイナミックＲＡＭの動作保証電圧範囲内
にすることで、通常の動作が可能となる。
【００１４】次に装置電源がオフし電源電圧ＶＣＣが低
下すると、ダイナミックＲＡＭ２の電圧ＶＥＸＴも低下
する。前記ダイナミックＲＡＭ２の電圧ＶＥＸＴが、バ
ッテリ電圧ＶＢＡＴからダイオード４２での降下電圧を
差し引いた電圧まで下がると、バッテリ電圧ＶＢＡＴが
ダイオード４２を通して、ダイナミックＲＡＭ２と制御
回路１に供給される。バッテリ電圧ＶＢＡＴは通常の動
作電圧より低いので、ダイナミックＲＡＭ２の電圧ＶＥ
ＸＴにも当然低い電圧が供給される。
下すると、ダイナミックＲＡＭ２の電圧ＶＥＸＴも低下
する。前記ダイナミックＲＡＭ２の電圧ＶＥＸＴが、バ
ッテリ電圧ＶＢＡＴからダイオード４２での降下電圧を
差し引いた電圧まで下がると、バッテリ電圧ＶＢＡＴが
ダイオード４２を通して、ダイナミックＲＡＭ２と制御
回路１に供給される。バッテリ電圧ＶＢＡＴは通常の動
作電圧より低いので、ダイナミックＲＡＭ２の電圧ＶＥ
ＸＴにも当然低い電圧が供給される。
【００１５】この時、ダイナミックＲＡＭ２のデータを
保護するためリフレッシュ動作を継続して行なうが、電
圧が低いので消費電力が小さくてすむ。尚、リフレッシ
ュ動作としては、ダイナミックＲＡＭ内部でリフレッシ
ュアドレスを発生するＣＡＳビフォアＲＡＳリフレッシ
ュモードを使用することにより、外部のアドレスマルチ
プレクサ３のバックアップは不要となる。
保護するためリフレッシュ動作を継続して行なうが、電
圧が低いので消費電力が小さくてすむ。尚、リフレッシ
ュ動作としては、ダイナミックＲＡＭ内部でリフレッシ
ュアドレスを発生するＣＡＳビフォアＲＡＳリフレッシ
ュモードを使用することにより、外部のアドレスマルチ
プレクサ３のバックアップは不要となる。
【００１６】なお、電源電圧ＶＣＣの電圧の低下を検出
して検出信号ＳＥＮＳが活性化される。制御回路１は、
前記検出信号ＳＥＮＳが活性化されると、制御回路１の
内部でリフレッシュ周期とＣＡＳビフォアＲＡＳモード
のタイミングを発生させる。このため、制御回路１の入
力信号システムクロックＣＬＫ、メモリリクエスト信号
ＭＲＥＱ、リード・ライト信号Ｒ／Ｗ、リフレッシュリ
クエスト信号ＲＦＲＱは、検出信号ＳＥＮＳが活性化状
態にあるときは入力不要となる。
して検出信号ＳＥＮＳが活性化される。制御回路１は、
前記検出信号ＳＥＮＳが活性化されると、制御回路１の
内部でリフレッシュ周期とＣＡＳビフォアＲＡＳモード
のタイミングを発生させる。このため、制御回路１の入
力信号システムクロックＣＬＫ、メモリリクエスト信号
ＭＲＥＱ、リード・ライト信号Ｒ／Ｗ、リフレッシュリ
クエスト信号ＲＦＲＱは、検出信号ＳＥＮＳが活性化状
態にあるときは入力不要となる。
【００１７】装置電源が再度オンし、電源電圧ＶＣＣが
通常の動作電圧まで回復する場合、電源電圧ＶＣＣの電
圧がバッテリ電圧ＶＢＡＴより高くなると、電源電圧Ｖ
ＣＣがダイオード４１を通して、ダイナミックＲＡＭ２
の電圧ＶＥＸＴを上昇させ、ダイナミックＲＡＭ２の電
圧ＶＥＸＴは、通常の動作電圧まで上昇する。この時点
で、バッテリ５は、ダイナミックＲＡＭ２の電圧ＶＥＸ
Ｔより切り離される。
通常の動作電圧まで回復する場合、電源電圧ＶＣＣの電
圧がバッテリ電圧ＶＢＡＴより高くなると、電源電圧Ｖ
ＣＣがダイオード４１を通して、ダイナミックＲＡＭ２
の電圧ＶＥＸＴを上昇させ、ダイナミックＲＡＭ２の電
圧ＶＥＸＴは、通常の動作電圧まで上昇する。この時点
で、バッテリ５は、ダイナミックＲＡＭ２の電圧ＶＥＸ
Ｔより切り離される。
【００１８】前記電源電圧ＶＣＣの電圧が、通常の動作
電圧まで回復すると、電源電圧検出回路６は、検出信号
ＳＥＮＳを非活性状態にし、制御回路１を通常動作の可
能な状態にする。これ以降、電源電圧ＶＣＣがオフする
前の処理を継続できる。
電圧まで回復すると、電源電圧検出回路６は、検出信号
ＳＥＮＳを非活性状態にし、制御回路１を通常動作の可
能な状態にする。これ以降、電源電圧ＶＣＣがオフする
前の処理を継続できる。
【００１９】以上述べた如く本実施例によれば、停電等
により半導体記憶装置の装置電源がオフした場合に、通
常動作時より低い電圧でバックアップできるので、消費
電力が低減し、したがって長時間のバックアップが可能
となるという効果がある。
により半導体記憶装置の装置電源がオフした場合に、通
常動作時より低い電圧でバックアップできるので、消費
電力が低減し、したがって長時間のバックアップが可能
となるという効果がある。
【００２０】次に、図２を用いて、ダイナミックＲＡＭ
２の降圧回路２１の出力電圧ＶＩＮＴについて説明する
。
２の降圧回路２１の出力電圧ＶＩＮＴについて説明する
。
【００２１】図２は、内部降圧回路２２の入出力特性の
一例を示す図である。
一例を示す図である。
【００２２】ダイナミックＲＡＭ電圧ＶＥＸＴが０ボル
トから３．３ボルト付近までであれば、降圧回路出力電
圧ＶＩＮＴは、ダイナミックＲＡＭ電圧ＶＥＸＴとほぼ
等しい。 ダイナミックＲＡＭ電圧ＶＥＸＴが３．３ボルト以上で
６．０ボルト付近までの電圧であれば、前記降圧回路出
力電圧ＶＩＮＴはほぼ３．３ボルト一定となる。このた
め、ダイナミックＲＡＭ電圧ＶＥＸＴが通常動作電圧で
ある５ボルトより低い電圧でも、降圧回路出力電圧ＶＩ
ＮＴが変化しない範囲内では、ダイナミックＲＡＭ電圧
ＶＥＸＴを下げても、メモリセルへの書き込み電圧が変
わらないため、通常の電源電圧ＶＣＣより低電圧でのバ
ックアップが可能となる。
トから３．３ボルト付近までであれば、降圧回路出力電
圧ＶＩＮＴは、ダイナミックＲＡＭ電圧ＶＥＸＴとほぼ
等しい。 ダイナミックＲＡＭ電圧ＶＥＸＴが３．３ボルト以上で
６．０ボルト付近までの電圧であれば、前記降圧回路出
力電圧ＶＩＮＴはほぼ３．３ボルト一定となる。このた
め、ダイナミックＲＡＭ電圧ＶＥＸＴが通常動作電圧で
ある５ボルトより低い電圧でも、降圧回路出力電圧ＶＩ
ＮＴが変化しない範囲内では、ダイナミックＲＡＭ電圧
ＶＥＸＴを下げても、メモリセルへの書き込み電圧が変
わらないため、通常の電源電圧ＶＣＣより低電圧でのバ
ックアップが可能となる。
【００２３】なお、このような内部降圧回路としては、
特公平２−４８９９８号公報に開示されているものを用
いることができる。
特公平２−４８９９８号公報に開示されているものを用
いることができる。
【００２４】図３は、他の実施例を示すバッテリバック
アップ機能を持つ半導体記憶装置のブロック図である。
アップ機能を持つ半導体記憶装置のブロック図である。
【００２５】図３において、図示しない装置電源より供
給される電源電圧ＶＣＣは、制御回路１ａ、ＰＮＰ型ト
ランジスタ７１のエミッタ端子、電源電圧検出回路６に
接続される。ＰＮＰトランジスタ７１のコレクタ端子は
ダイオード４２のカソードとダイナミックＲＡＭ２ａの
電源端子に接続される。また、ダイオード４２のアノー
ド端子は、バッテリ５に接続される。
給される電源電圧ＶＣＣは、制御回路１ａ、ＰＮＰ型ト
ランジスタ７１のエミッタ端子、電源電圧検出回路６に
接続される。ＰＮＰトランジスタ７１のコレクタ端子は
ダイオード４２のカソードとダイナミックＲＡＭ２ａの
電源端子に接続される。また、ダイオード４２のアノー
ド端子は、バッテリ５に接続される。
【００２６】ＲＡＳ，ＣＡＳ，ＷＥは各々制御回路１ａ
から出力され、ダイナミックＲＡＭ２ａに接続される。
から出力され、ダイナミックＲＡＭ２ａに接続される。
【００２７】電源電圧検出回路６の検出信号ＳＥＮＳは
、電源電圧検出回路６より出力され、ダイナミックＲＡ
Ｍ２ａのセルフリフレッシュ信号ＲＦ（以下ＲＦと略）
とＮＰＮトランジスタ７２のベース端子に接続される。 ＮＰＮトランジスタ７２のコレクタ端子は、負荷抵抗８
の一方の端子に接続される。負荷抵抗８の他方の端子は
、ＰＮＰトランジスタ７１のベース端子に接続される。 ダイナミックＲＡＭ２ａの降圧回路２１ａの出力電圧Ｖ
ＩＮＴは、メモリセル等の回路２２ａとセルフリフレッ
シュ制御回路２３ａに接続される。ダイナミックＲＡＭ
２ａ、制御回路１ａ、バッテリ５、電源電圧検出回路６
のグランド端子とＮＰＮトランジスタ７２のエミッタ端
子は、グランドに接続される。
、電源電圧検出回路６より出力され、ダイナミックＲＡ
Ｍ２ａのセルフリフレッシュ信号ＲＦ（以下ＲＦと略）
とＮＰＮトランジスタ７２のベース端子に接続される。 ＮＰＮトランジスタ７２のコレクタ端子は、負荷抵抗８
の一方の端子に接続される。負荷抵抗８の他方の端子は
、ＰＮＰトランジスタ７１のベース端子に接続される。 ダイナミックＲＡＭ２ａの降圧回路２１ａの出力電圧Ｖ
ＩＮＴは、メモリセル等の回路２２ａとセルフリフレッ
シュ制御回路２３ａに接続される。ダイナミックＲＡＭ
２ａ、制御回路１ａ、バッテリ５、電源電圧検出回路６
のグランド端子とＮＰＮトランジスタ７２のエミッタ端
子は、グランドに接続される。
【００２８】但し、図１に示したシステムクロックＣＬ
Ｋ、マルチプレクスされたアドレスＢ０〜Ｂｌ等の信号
は、通常動作時には図１と同一であるため、説明を省略
し、図示してしない。
Ｋ、マルチプレクスされたアドレスＢ０〜Ｂｌ等の信号
は、通常動作時には図１と同一であるため、説明を省略
し、図示してしない。
【００２９】ダイナミックＲＡＭ２ａは、図１のダイナ
ミックＲＡＭ２のＲＦ端子を活性化すると、リフレッシ
ュ周期とリフレッシュタイミングを内部で発生するセル
フリフレッシュ制御回路を持たせたものである。制御回
路１ａは図１の制御回路１から、バックアップ時のＣＡ
ＳビフォアＲＡＳのリフレッシュ周期とタイミングを発
生する回路を削除し、電源端子を電源電圧ＶＣＣに接続
している。また、図１で電源電圧ＶＣＣを装置電源オフ
時にバッテリ５と切り離すためのダイオード４１をＰＮ
Ｐトランジスタ７１に置き換えている。
ミックＲＡＭ２のＲＦ端子を活性化すると、リフレッシ
ュ周期とリフレッシュタイミングを内部で発生するセル
フリフレッシュ制御回路を持たせたものである。制御回
路１ａは図１の制御回路１から、バックアップ時のＣＡ
ＳビフォアＲＡＳのリフレッシュ周期とタイミングを発
生する回路を削除し、電源端子を電源電圧ＶＣＣに接続
している。また、図１で電源電圧ＶＣＣを装置電源オフ
時にバッテリ５と切り離すためのダイオード４１をＰＮ
Ｐトランジスタ７１に置き換えている。
【００３０】装置電源がオンのとき、電源電圧検出回路
６の検出信号ＳＥＮＳは非活性状態であり、高レベルを
出力するため、ＮＰＮトランジスタ７２はオン状態とな
る。このためＰＮＰトランジスタ７１がオンとなり、ダ
イナミックＲＡＭ電圧ＶＥＸＴとしては、電源電圧ＶＣ
Ｃからコレクタ・エミッタ間電圧を差し引いた電圧が供
給される。
６の検出信号ＳＥＮＳは非活性状態であり、高レベルを
出力するため、ＮＰＮトランジスタ７２はオン状態とな
る。このためＰＮＰトランジスタ７１がオンとなり、ダ
イナミックＲＡＭ電圧ＶＥＸＴとしては、電源電圧ＶＣ
Ｃからコレクタ・エミッタ間電圧を差し引いた電圧が供
給される。
【００３１】装置電源がオフのとき、電源電圧検出回路
６は電源電圧ＶＣＣの電圧低下を検出する。これにより
、電圧検出信号はＳＥＮＳは活性状態となり、ダイナミ
ックＲＡＭ２ａはセルフリフレッシュモードとなる。ま
た、ＮＰＮトランジスタ７２はオフ状態となり、ＰＮＰ
トランジスタ７１もオフ状態となるので、バッテリ電圧
ＶＢＡＴは、ダイナミックＲＡＭ２ａのみに供給される
。
６は電源電圧ＶＣＣの電圧低下を検出する。これにより
、電圧検出信号はＳＥＮＳは活性状態となり、ダイナミ
ックＲＡＭ２ａはセルフリフレッシュモードとなる。ま
た、ＮＰＮトランジスタ７２はオフ状態となり、ＰＮＰ
トランジスタ７１もオフ状態となるので、バッテリ電圧
ＶＢＡＴは、ダイナミックＲＡＭ２ａのみに供給される
。
【００３２】以上のように、本実施例によれば、バック
アップ時に制御回路１に電源を供給する必要がないので
、一層の低消費電力化が図れ、更に長時間のバックアッ
プが可能となるという効果がある。
アップ時に制御回路１に電源を供給する必要がないので
、一層の低消費電力化が図れ、更に長時間のバックアッ
プが可能となるという効果がある。
【００３３】以上、本発明を実施例に基づき具体的に説
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、前記実施例ではリフレッ
シュ動作としてＣＡＳビフォアＲＡＳリフレッシュモー
ドとセルフリフレッシュモードについて示したが、これ
に限定するものではない。また、図１、図２に示した半
導体記憶装置の構成は、一例を示したものでこれに限定
されるものではない。
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、前記実施例ではリフレッ
シュ動作としてＣＡＳビフォアＲＡＳリフレッシュモー
ドとセルフリフレッシュモードについて示したが、これ
に限定するものではない。また、図１、図２に示した半
導体記憶装置の構成は、一例を示したものでこれに限定
されるものではない。
【００３４】
【発明の効果】本発明によれば、ダイナミックＲＡＭを
用いた半導体記憶装置において、装置電源オフ時に、通
常動作時より低い電圧でバックアップするので、消費電
力が低減し、したがって長時間のバックアップが可能と
なる。
用いた半導体記憶装置において、装置電源オフ時に、通
常動作時より低い電圧でバックアップするので、消費電
力が低減し、したがって長時間のバックアップが可能と
なる。
【００３５】さらに、従来ダイナミックＲＡＭを用いた
半導体記憶装置が揮発性であるために停電時にはデータ
を不揮発性である磁気ディスク等に退避させる必要があ
ったが、本発明のバックアップ可能な半導体記憶装置で
あれば、磁気ディスク等へのデータの退避が不要となり
、電源の復旧後、システムの回復が高速にできる。
半導体記憶装置が揮発性であるために停電時にはデータ
を不揮発性である磁気ディスク等に退避させる必要があ
ったが、本発明のバックアップ可能な半導体記憶装置で
あれば、磁気ディスク等へのデータの退避が不要となり
、電源の復旧後、システムの回復が高速にできる。
【図１】本発明の一実施例のＣＡＳビフォアＲＡＳリフ
レッシュモードを使用した半導体記憶装置のブロック図
。
レッシュモードを使用した半導体記憶装置のブロック図
。
【図２】図１のダイナミックＲＡＭの降圧回路の入力電
圧と出力電圧の関係の説明図。
圧と出力電圧の関係の説明図。
【図３】本発明の他の実施例の半導体記憶装置のブロッ
ク図。
ク図。
１…制御装置、１ａ…制御回路、２…ダイナミックＲＡ
Ｍ、２ａ…ダイナミックＲＡＭ、３…アドレスマルチプ
レクサ、５…バッテリ、６…電源電圧検出回路、８…負
荷抵抗、２１…降圧回路、２２…メモリセル等の回路、
２３ａ…セルフリフレッシュ制御回路、４１…ダイオー
ド、４２…ダイオード、７１…ＰＮＰトランジスタ、７
２…ＮＰＮトランジスタ。
Ｍ、２ａ…ダイナミックＲＡＭ、３…アドレスマルチプ
レクサ、５…バッテリ、６…電源電圧検出回路、８…負
荷抵抗、２１…降圧回路、２２…メモリセル等の回路、
２３ａ…セルフリフレッシュ制御回路、４１…ダイオー
ド、４２…ダイオード、７１…ＰＮＰトランジスタ、７
２…ＮＰＮトランジスタ。
Claims (1)
- 【請求項１】外部から供給する電圧が予め定めた範囲内
にあるときほぼ一定の内部電圧を出力する降圧回路を有
するダイナミックＲＡＭと、装置電源が停止したとき、
通常の動作電圧より低い、前記予め定めた範囲内にある
電圧で、前記ダイナミックＲＡＭをバックアップするバ
ッテリと、前記装置電源の停止を検出する検出手段と、
該検出手段の検出出力に応じて、前記ダイナミックＲＡ
Ｍのリフレッシュ動作のみを有効とする手段とを備えた
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054294A JPH04289582A (ja) | 1991-03-19 | 1991-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054294A JPH04289582A (ja) | 1991-03-19 | 1991-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04289582A true JPH04289582A (ja) | 1992-10-14 |
Family
ID=12966550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054294A Pending JPH04289582A (ja) | 1991-03-19 | 1991-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04289582A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590082A (en) * | 1994-06-07 | 1996-12-31 | Hitachi, Ltd. | Circuit and method for retaining DRAM content |
| JP2006244678A (ja) * | 2005-03-04 | 2006-09-14 | Seagate Technology Llc | データ記憶システムの電力消費の減少 |
-
1991
- 1991-03-19 JP JP3054294A patent/JPH04289582A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590082A (en) * | 1994-06-07 | 1996-12-31 | Hitachi, Ltd. | Circuit and method for retaining DRAM content |
| JP2006244678A (ja) * | 2005-03-04 | 2006-09-14 | Seagate Technology Llc | データ記憶システムの電力消費の減少 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6990031B2 (en) | Semiconductor memory device control method and semiconductor memory device | |
| US9082471B2 (en) | Power saving memory apparatus, systems, and methods | |
| US6128746A (en) | Continuously powered mainstore for large memory subsystems | |
| US5696729A (en) | Power reducing circuit for synchronous semiconductor device | |
| KR940009250B1 (ko) | 복수개의 동작전압에 대응하는 리프레쉬 타이머 | |
| US5804893A (en) | Semiconductor device with appropriate power consumption | |
| JPS61163655A (ja) | 相補型半導体集積回路 | |
| US7522466B2 (en) | DRAM power bus control | |
| JP3376960B2 (ja) | 半導体記憶装置およびそれを用いたシステム | |
| US6298000B1 (en) | Dynamic type semiconductor memory device operable in self refresh operation mode and self refresh method thereof | |
| US5295110A (en) | Semiconductor memory device incorporated with self-refresh circuit | |
| JP3235516B2 (ja) | 半導体集積回路 | |
| KR100378690B1 (ko) | 대기전류를감소시킨반도체메모리용고전원발생장치 | |
| JPH04289582A (ja) | 半導体記憶装置 | |
| JPH05101679A (ja) | 半導体メモリ装置 | |
| JPH05205465A (ja) | 半導体メモリ装置 | |
| JPH04195992A (ja) | 半導体記憶装置 | |
| JPH0822693A (ja) | 半導体記憶装置 | |
| JPS613221A (ja) | メモリ回路の停電補償回路 | |
| JPH0785677A (ja) | 半導体記憶装置、及びデータ処理システム | |
| JPH05225799A (ja) | 半導体メモリ装置 | |
| JPH1116351A (ja) | ダイナミック型半導体記憶装置 | |
| JPH03230389A (ja) | 半導体記憶装置 | |
| JPH0554643A (ja) | 半導体記憶装置 | |
| JPH02292797A (ja) | メモリ装置 |