JPH029394Y2 - - Google Patents
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- Publication number
- JPH029394Y2 JPH029394Y2 JP1982070888U JP7088882U JPH029394Y2 JP H029394 Y2 JPH029394 Y2 JP H029394Y2 JP 1982070888 U JP1982070888 U JP 1982070888U JP 7088882 U JP7088882 U JP 7088882U JP H029394 Y2 JPH029394 Y2 JP H029394Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- transistor
- volatile memory
- supply terminal
- backup
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000002265 prevention Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【考案の詳細な説明】
〔技術分野の説明〕
本考案は、消費電力を減少させた揮発性メモリ
のバツテリーバツクアツプ回路に関する。
のバツテリーバツクアツプ回路に関する。
従来、この種のバツテリーバツクアツプ回路は
第１図に示すように構成されている。すなわち、
バツクアツプ用の電源（約3V）１は逆流防止用
のダイオード２を介してRAM（Ramdam Acsess
Memorry）３の電源端子４に接続されている。
また、このRAM３の動作電源5VはPNPトラン
ジスタ６のエミツタ電極に接続され、このトラン
ジスタ６のコレクタ電極を介して電源端子４に接
続されている。また、このトランジスタ６のベー
ス電極は抵抗７およびツエナーダイオード（ツエ
ナー電圧約4V）８を介して接地されている。
第１図に示すように構成されている。すなわち、
バツクアツプ用の電源（約3V）１は逆流防止用
のダイオード２を介してRAM（Ramdam Acsess
Memorry）３の電源端子４に接続されている。
また、このRAM３の動作電源5VはPNPトラン
ジスタ６のエミツタ電極に接続され、このトラン
ジスタ６のコレクタ電極を介して電源端子４に接
続されている。また、このトランジスタ６のベー
ス電極は抵抗７およびツエナーダイオード（ツエ
ナー電圧約4V）８を介して接地されている。
このような従来回路は、RAM３への動作電源
5Vが断となるとトランジスタ６も断状態となつ
て、バツクアツプ用の電源１から電源端子４へバ
ツクアツプ用の電流I1（約1μA〜2μA）が供給さ
れ、RAM３内の記憶データが保持される。
5Vが断となるとトランジスタ６も断状態となつ
て、バツクアツプ用の電源１から電源端子４へバ
ツクアツプ用の電流I1（約1μA〜2μA）が供給さ
れ、RAM３内の記憶データが保持される。
しかし、トランジスタ６の動作が停止しても、
トランジスタ６のコレクタからベースへの電流方
向は順方向であるので、バツクアツプ用電源１か
らトランジスタ６のコレクタからベースを介して
ダイオード８の逆方向電流I2が流れる。これはバ
ツクアツプ用の電流I1より大きい電流（約
100μA）になる。
トランジスタ６のコレクタからベースへの電流方
向は順方向であるので、バツクアツプ用電源１か
らトランジスタ６のコレクタからベースを介して
ダイオード８の逆方向電流I2が流れる。これはバ
ツクアツプ用の電流I1より大きい電流（約
100μA）になる。
このため、バツクアツプ時の消費電流は大きく
なり、バツクアツプ用の電源１の寿命が短くなる
欠点を有する。
なり、バツクアツプ用の電源１の寿命が短くなる
欠点を有する。
本考案はこの点を改良するもので、メモリのバ
ツテリーバツクアツプ時にトランジスタを介して
流れる電流を減少させることができ、バツクアツ
プ用の電源の寿命を長くすることができる回路を
提供することを目的とする。
ツテリーバツクアツプ時にトランジスタを介して
流れる電流を減少させることができ、バツクアツ
プ用の電源の寿命を長くすることができる回路を
提供することを目的とする。
本考案は、揮発性メモリの電源端子と動作用電
源との間に接続されこの揮発性メモリに動作電圧
を与えるトランジスタと、上記電源端子に逆流防
止用のダイオードを介して接続された上記動作用
電源より出力電圧の低いバツクアツプ用の電源と
を備えた揮発性メモリのバツテリーバツクアツプ
回路において、上記トランジスタのエミツタ電極
が上記揮発性メモリの電源端子に接続され、上記
トランジスタのコレクタ電極が上記動作用電源に
接続され、上記トランジスタの極性は上記動作用
電源から供給される電流に対して順方向になるよ
うに選択され、上記トランジスタのベース電極は
上記動作用電源より高く同極性の電圧の電源端子
に逆流防止ダイオードおよび抵抗を介して接続さ
れ、かつコンデンサを介して接地端子に接続され
ることを特徴とする。
源との間に接続されこの揮発性メモリに動作電圧
を与えるトランジスタと、上記電源端子に逆流防
止用のダイオードを介して接続された上記動作用
電源より出力電圧の低いバツクアツプ用の電源と
を備えた揮発性メモリのバツテリーバツクアツプ
回路において、上記トランジスタのエミツタ電極
が上記揮発性メモリの電源端子に接続され、上記
トランジスタのコレクタ電極が上記動作用電源に
接続され、上記トランジスタの極性は上記動作用
電源から供給される電流に対して順方向になるよ
うに選択され、上記トランジスタのベース電極は
上記動作用電源より高く同極性の電圧の電源端子
に逆流防止ダイオードおよび抵抗を介して接続さ
れ、かつコンデンサを介して接地端子に接続され
ることを特徴とする。
本考案の一実施例を図面に基づいて説明する。
第２図は、本考案一実施例の要部回路構成図で
ある。第１図で示した従来回路と比較すると、
RAM３の電源端子４にトランジスタ６のエミツ
タを接続し、RAM３の動作電源5Vをトランジス
タ６のコレクタに接続し、このトランジスタ６の
ベースには抵抗９およびダイオード１０を介して
動作電源＋5Vより高い＋10Vを接続するととも
にコンデンサ１０を介して接地したところに特徴
がある。
ある。第１図で示した従来回路と比較すると、
RAM３の電源端子４にトランジスタ６のエミツ
タを接続し、RAM３の動作電源5Vをトランジス
タ６のコレクタに接続し、このトランジスタ６の
ベースには抵抗９およびダイオード１０を介して
動作電源＋5Vより高い＋10Vを接続するととも
にコンデンサ１０を介して接地したところに特徴
がある。
他の点は第１図で示した従来例と同様であり同
一符号は同一のものをそれぞれ示す。
一符号は同一のものをそれぞれ示す。
このような構成の本考案回路は、通常時はトラ
ンジスタ６のコレクタにRAM３の動作電源＋5V
が与えられ、ベースに＋10Vのバイアス電源が与
えられる。これにより、トランジスタ６は導通状
態となり、コレクタ・エミツタ間電圧VCEを小さ
くすることができ（約0.02V）、RAM３へ動作電
源を効率的に供給できる。
ンジスタ６のコレクタにRAM３の動作電源＋5V
が与えられ、ベースに＋10Vのバイアス電源が与
えられる。これにより、トランジスタ６は導通状
態となり、コレクタ・エミツタ間電圧VCEを小さ
くすることができ（約0.02V）、RAM３へ動作電
源を効率的に供給できる。
動作電源が停止すると、バツクアツプの間は電
源１からダイオード２を介してバツクアツプ電流
Ｉ（≒1.5μA）がRAM３の電源端子４に流れバツ
クアツプが行われる。このとき、この電源１に対
してトランジスタ６のエミツタ・ベース間の極性
はバツクアツプ用の電源に対して逆極性となり、
トランジスタ６を介して流れる電流I3は極めて小
さくなる。上記実施例では約0.1μAであつた。こ
れにより電源１の消費電力は極めて小さくでき
る。
源１からダイオード２を介してバツクアツプ電流
Ｉ（≒1.5μA）がRAM３の電源端子４に流れバツ
クアツプが行われる。このとき、この電源１に対
してトランジスタ６のエミツタ・ベース間の極性
はバツクアツプ用の電源に対して逆極性となり、
トランジスタ６を介して流れる電流I3は極めて小
さくなる。上記実施例では約0.1μAであつた。こ
れにより電源１の消費電力は極めて小さくでき
る。
上記例は、トランジスタ６にNPN型トランジ
スタを用いたが、RAM３の電源が負極性である
ときには、トランジスタ６はPNP型になる。
スタを用いたが、RAM３の電源が負極性である
ときには、トランジスタ６はPNP型になる。
以上説明したように本考案によれば、揮発性メ
モリの電源端子にトランジスタのエミツタ電極を
接続するとともに、このメモリの動作用電源をコ
レクタ電極に接続し、このトランジスタの極性を
上記動作用電源から供給される電流に対して順方
向となるようにした。
モリの電源端子にトランジスタのエミツタ電極を
接続するとともに、このメモリの動作用電源をコ
レクタ電極に接続し、このトランジスタの極性を
上記動作用電源から供給される電流に対して順方
向となるようにした。
したがつて、揮発性メモリのバツテリーバツク
アツプ時にトランジスタを介して流れる電流を著
しく小さくすることができ、バツクアツプ時の消
費電力を小さくすることができる。これによりバ
ツクアツプ用電源の寿命を長くすることができる
効果を有する。また、トランジスタのベース電極
にコレクタ電極の電圧と同極性でしかもこれより
高いバイアス電圧を与えることとしたので、通常
時のコレクタ・エミツタ間の電圧を小さくするこ
とができ、トランジスタでの電力消費を少なくす
ることができる。
アツプ時にトランジスタを介して流れる電流を著
しく小さくすることができ、バツクアツプ時の消
費電力を小さくすることができる。これによりバ
ツクアツプ用電源の寿命を長くすることができる
効果を有する。また、トランジスタのベース電極
にコレクタ電極の電圧と同極性でしかもこれより
高いバイアス電圧を与えることとしたので、通常
時のコレクタ・エミツタ間の電圧を小さくするこ
とができ、トランジスタでの電力消費を少なくす
ることができる。
第１図は従来例の要部回路構成図。第２図は本
考案一実施例の要部回路構成図。 １……電源、２，１０……ダイオード、３……
RAM、４……電源端子、６……トランジスタ、
７，９……抵抗、８……ツエナーダイオード、１
１……コンデンサ。
考案一実施例の要部回路構成図。 １……電源、２，１０……ダイオード、３……
RAM、４……電源端子、６……トランジスタ、
７，９……抵抗、８……ツエナーダイオード、１
１……コンデンサ。
Claims (1)
- 【実用新案登録請求の範囲】 揮発性メモリの電源端子と動作用電源との間に
接続されこの揮発性メモリに動作電圧を与えるト
ランジスタと、上記電源端子に逆流防止用のダイ
オードを介して接続された上記動作用電源より出
力電圧の低いバツクアツプ用の電源とを備えた揮
発性メモリのバツテリーバツクアツプ回路におい
て、 上記トランジスタのエミツタ電極が上記揮発性
メモリの電源端子に接続され、 上記トランジスタのコレクタ電極が上記動作用
電源に接続され、 上記トランジスタの極性は上記動作用電源から
上記電源端子に供給される電流に対して順方向に
なるように選択され、 上記トランジスタのベース電極は上記動作用電
源より高く同極性の電圧の電源端子に逆流防止ダ
イオードおよび抵抗を介して接続され、かつコン
デンサを介して接地端子に接続される ことを特徴とする揮発性メモリのバツテリーバツ
クアツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088882U JPS58174729U (ja) | 1982-05-14 | 1982-05-14 | 揮発性メモリのバツテリ−バツクアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088882U JPS58174729U (ja) | 1982-05-14 | 1982-05-14 | 揮発性メモリのバツテリ−バツクアツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58174729U JPS58174729U (ja) | 1983-11-22 |
| JPH029394Y2 true JPH029394Y2 (ja) | 1990-03-08 |
Family
ID=30080531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7088882U Granted JPS58174729U (ja) | 1982-05-14 | 1982-05-14 | 揮発性メモリのバツテリ−バツクアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58174729U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108837U (ja) * | 1977-02-08 | 1978-08-31 |
-
1982
- 1982-05-14 JP JP7088882U patent/JPS58174729U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58174729U (ja) | 1983-11-22 |
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