JP2530742B2 - メモリカ―ド - Google Patents
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- JP2530742B2 JP2530742B2 JP2064330A JP6433090A JP2530742B2 JP 2530742 B2 JP2530742 B2 JP 2530742B2 JP 2064330 A JP2064330 A JP 2064330A JP 6433090 A JP6433090 A JP 6433090A JP 2530742 B2 JP2530742 B2 JP 2530742B2
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- Japan
- Prior art keywords
- power supply
- memory
- card
- supply line
- voltage
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔概要〕 パーソナルコンピュータ等のシステム本体に挿入して
使用されるメモリカードに関し、 上記メモリカードの抜去等によりカード側への供給電
圧が急激に下降した場合でもカード内にデータが誤って
書き込まれたりバスファイトによってシステムバス等が
破壊されたりするのを確実に防止することを目的とし、 本体側からカード側のコントロール端子に供給される
制御信号に応じてデータの書き換えが可能なメモリと、
このメモリに上記本体側から電源を供給するための電源
ラインとを有し、上記コントロール端子は、プルアップ
抵抗を介して上記電源ラインに接続されており、この電
源ラインと上記コントロール端子との間に、上記電源ラ
インから上記コントロール端子に電流が流れる方向を順
方向とするように、上記プルアップ抵抗と直列に接続さ
れる一方向性スイッチ素子を挿入するように構成する。
使用されるメモリカードに関し、 上記メモリカードの抜去等によりカード側への供給電
圧が急激に下降した場合でもカード内にデータが誤って
書き込まれたりバスファイトによってシステムバス等が
破壊されたりするのを確実に防止することを目的とし、 本体側からカード側のコントロール端子に供給される
制御信号に応じてデータの書き換えが可能なメモリと、
このメモリに上記本体側から電源を供給するための電源
ラインとを有し、上記コントロール端子は、プルアップ
抵抗を介して上記電源ラインに接続されており、この電
源ラインと上記コントロール端子との間に、上記電源ラ
インから上記コントロール端子に電流が流れる方向を順
方向とするように、上記プルアップ抵抗と直列に接続さ
れる一方向性スイッチ素子を挿入するように構成する。
本発明はパーソナルコンピュータ等のシステム本体に
挿入して使用されるメモリカードに関する。
挿入して使用されるメモリカードに関する。
近年、上記メモリカードに対しては、システム本体の
電源がどういう状態であっても上記メモリカードの挿入
および抜去による交換作業等が容易に行えることが要求
されている。本発明は、上記メモリカードの挿抜の際に
カード内部のデータを保持するための一方策について言
及するものである。
電源がどういう状態であっても上記メモリカードの挿入
および抜去による交換作業等が容易に行えることが要求
されている。本発明は、上記メモリカードの挿抜の際に
カード内部のデータを保持するための一方策について言
及するものである。
第４図は従来のメモリカードの一例を示す回路図であ
る。ただし、ここでは、各種機能を備えたパーソナルコ
ンピュータ等のシステム本体を本体側１として例示し、
かつ、電池等のデータ保持用のバックアップ電源９が内
蔵されたSRAMおよび疑似SRAM等のメモリ５を有するメモ
リカードをカード側２として例示することとする。さら
に、上記本体側およびカード側はコネクタ12を介して接
続されることとする。
る。ただし、ここでは、各種機能を備えたパーソナルコ
ンピュータ等のシステム本体を本体側１として例示し、
かつ、電池等のデータ保持用のバックアップ電源９が内
蔵されたSRAMおよび疑似SRAM等のメモリ５を有するメモ
リカードをカード側２として例示することとする。さら
に、上記本体側およびカード側はコネクタ12を介して接
続されることとする。
第４図において、カード側２のメモリ５は複数のコン
トローラ端子Ｃを有しており、本体側１よりこれらのコ
ントローラ端子（Ｃ）に供給される各種の制御信号
（SC）に応じてメモリ内部のデータの書き換えが可能に
なっている。さらに詳しく説明すると、上記制御信号SC
の中のチップ選択信号CSおよびライトイネーブル信号WE
のレベルが“H"（High）から“L"（Low）になると、本
体側１から供給されるデータ信号D0〜Dmに従って、アド
レス信号A0〜Anにより指定された１つのメモリセル内に
所望のデータが書き込まれる。さらに、上記チップ選択
信号CSおよびアウトプットイネーブル信号OEの入力レベ
ルが“L"になると、アドレス信号A0〜Anにより指定され
たメモリセル内のデータが読み出される。さらに、上記
カード側２には、本体側１の電源からメモリ５に電源電
圧Vccを供給するための電源ライン３が配置されてい
る。さらに、この電源ライン３上の供給電圧を検出する
電圧検出器７と、この電圧検出器７の出力側と１つのコ
ントロール端子Ｃ（例えば、チップ選択信号入力端子）
との間に配置されるOR回路素子17とを有する電圧切替回
路８が設けられている。この電圧切替回路８は、上記電
源ライン３上の供給電圧として電圧検出器（ボルテージ
ディテクタ）７の入力電圧Viを検出し、この検出レベル
が予め定められたスレッショールドレベルより低下した
ときにバックアップ電源９からバックアップ電圧Vb（Vb
＜Vcc）を供給してメモリ５をスタンバイ状態にするた
めのものである。なお、上記電圧切替部８の詳細に関し
ては、実施例の項で説明することとする。さらに、上記
電源ライン３には、プルアップ抵抗４を介して各コント
ロール端子Ｃが接続されている。
トローラ端子Ｃを有しており、本体側１よりこれらのコ
ントローラ端子（Ｃ）に供給される各種の制御信号
（SC）に応じてメモリ内部のデータの書き換えが可能に
なっている。さらに詳しく説明すると、上記制御信号SC
の中のチップ選択信号CSおよびライトイネーブル信号WE
のレベルが“H"（High）から“L"（Low）になると、本
体側１から供給されるデータ信号D0〜Dmに従って、アド
レス信号A0〜Anにより指定された１つのメモリセル内に
所望のデータが書き込まれる。さらに、上記チップ選択
信号CSおよびアウトプットイネーブル信号OEの入力レベ
ルが“L"になると、アドレス信号A0〜Anにより指定され
たメモリセル内のデータが読み出される。さらに、上記
カード側２には、本体側１の電源からメモリ５に電源電
圧Vccを供給するための電源ライン３が配置されてい
る。さらに、この電源ライン３上の供給電圧を検出する
電圧検出器７と、この電圧検出器７の出力側と１つのコ
ントロール端子Ｃ（例えば、チップ選択信号入力端子）
との間に配置されるOR回路素子17とを有する電圧切替回
路８が設けられている。この電圧切替回路８は、上記電
源ライン３上の供給電圧として電圧検出器（ボルテージ
ディテクタ）７の入力電圧Viを検出し、この検出レベル
が予め定められたスレッショールドレベルより低下した
ときにバックアップ電源９からバックアップ電圧Vb（Vb
＜Vcc）を供給してメモリ５をスタンバイ状態にするた
めのものである。なお、上記電圧切替部８の詳細に関し
ては、実施例の項で説明することとする。さらに、上記
電源ライン３には、プルアップ抵抗４を介して各コント
ロール端子Ｃが接続されている。
もし、コネクタ12の本体側１またはカード側２の電源
（Vcc）端子およびアース（GND）端子の長さを他の接続
端子よりも予め長くしておけば、カード側２を本体側１
に挿入したときに両側の電源端子同士およびアース端子
同士が最も早く接触するので、まず初めに電源電圧Vcc
がプルアップ抵抗４を介してすべてのコントロール端子
Ｃに供給される。このため、カード挿入直後は、各コン
トロール端子Ｃにおける制御信号Scのレベルが“H"にプ
ルアップされてメモリ５がスタンバイ状態になる。した
がって、本体側１より制御信号Scが送出される前にメモ
リ５内にデータが誤って書き込まれるを防止することが
できる。また一方で、本体側１の電源が入っている状態
でカード側２をシステム側１から抜去してカード側２の
電源ライン３上の供給電圧がスレッショールドレベルよ
り低下したときには電圧切替回路８によりメモリ５にバ
ックアップ電圧Vbを供給してメモリ５をスタンバイ状態
にさせることによって上記メモリ５内にデータが誤って
書き込まれるのを防止している。
（Vcc）端子およびアース（GND）端子の長さを他の接続
端子よりも予め長くしておけば、カード側２を本体側１
に挿入したときに両側の電源端子同士およびアース端子
同士が最も早く接触するので、まず初めに電源電圧Vcc
がプルアップ抵抗４を介してすべてのコントロール端子
Ｃに供給される。このため、カード挿入直後は、各コン
トロール端子Ｃにおける制御信号Scのレベルが“H"にプ
ルアップされてメモリ５がスタンバイ状態になる。した
がって、本体側１より制御信号Scが送出される前にメモ
リ５内にデータが誤って書き込まれるを防止することが
できる。また一方で、本体側１の電源が入っている状態
でカード側２をシステム側１から抜去してカード側２の
電源ライン３上の供給電圧がスレッショールドレベルよ
り低下したときには電圧切替回路８によりメモリ５にバ
ックアップ電圧Vbを供給してメモリ５をスタンバイ状態
にさせることによって上記メモリ５内にデータが誤って
書き込まれるのを防止している。
上記のとおり、従来は、カード側２（メモリカード）
の挿入および抜去の際に、カード内のメモリ５を外部よ
り読み書き不可能なスタンバイ状態にすることによりデ
ータが誤って書き込まれたり読み出されたりするのを防
止していた。
の挿入および抜去の際に、カード内のメモリ５を外部よ
り読み書き不可能なスタンバイ状態にすることによりデ
ータが誤って書き込まれたり読み出されたりするのを防
止していた。
ここで、カード側２を本体側１に挿入して電源ライン
３上の供給電圧が急激に上昇したときは、第５図に示す
ように、直ちに電圧検出器７の検出電圧Vbのレベルが
“H"になってチップ選択信号CSの出力レベルが時間taだ
け“H"になり、同様にプルアップ抵抗４により他の制御
信号Scも時間taだけ“H"になる。すなわち、メモリ５が
必ずリセットされてから上記メモリ５が読み書き可能な
アクティブ状態になるので、特に問題は生じない。しか
し、上記カード側２を本体側１から抜去して電源ライン
３上の供給電圧が急激に下降したときは、この電圧下降
を電圧検出器７が検知することによりバックアップ電圧
Vbに切り替わってメモリ５がスタンバイ状態になるまで
に時間tbだけ遅れ期間が生ずる。この遅れ期間では、電
源ライン３に接続されるコントロール端子Ｃでのチップ
選択信号CSおよびライトイネーブル信号WE等のレベルは
ほぼ“L"になっている。このため、カード抜去時にメモ
リ５がアクティブ状態になってデータが誤って書き込ま
れるおそれがあるという問題が生じてくる。一方、カー
ド側２が本体側１に挿入されている状態でシステムダウ
ン等により上記本体側の電源が切れて電源電圧が急激に
下降した場合にも同様の問題が生じてくる。さらに、こ
の場合には、コネクタ12の端子同士が接触しているまま
なので、この状態で再度電源が入ったときにデータが誤
って本体側１に読み出されることによりバスファイトが
起こってシステムバス等が破壊されるおそれがあるとい
う問題も生じてくる。これらの問題に対処するために、
プルアップ抵抗の抵抗値（通常は10〜100kΩ）をより高
くすることも考えられるが、この場合には、コネクタ12
の端子容量等の影響が無視できなくなってカード挿入時
にメモリ５がスタンバイ状態になりにくくなるので、依
然として上記問題が残る。
３上の供給電圧が急激に上昇したときは、第５図に示す
ように、直ちに電圧検出器７の検出電圧Vbのレベルが
“H"になってチップ選択信号CSの出力レベルが時間taだ
け“H"になり、同様にプルアップ抵抗４により他の制御
信号Scも時間taだけ“H"になる。すなわち、メモリ５が
必ずリセットされてから上記メモリ５が読み書き可能な
アクティブ状態になるので、特に問題は生じない。しか
し、上記カード側２を本体側１から抜去して電源ライン
３上の供給電圧が急激に下降したときは、この電圧下降
を電圧検出器７が検知することによりバックアップ電圧
Vbに切り替わってメモリ５がスタンバイ状態になるまで
に時間tbだけ遅れ期間が生ずる。この遅れ期間では、電
源ライン３に接続されるコントロール端子Ｃでのチップ
選択信号CSおよびライトイネーブル信号WE等のレベルは
ほぼ“L"になっている。このため、カード抜去時にメモ
リ５がアクティブ状態になってデータが誤って書き込ま
れるおそれがあるという問題が生じてくる。一方、カー
ド側２が本体側１に挿入されている状態でシステムダウ
ン等により上記本体側の電源が切れて電源電圧が急激に
下降した場合にも同様の問題が生じてくる。さらに、こ
の場合には、コネクタ12の端子同士が接触しているまま
なので、この状態で再度電源が入ったときにデータが誤
って本体側１に読み出されることによりバスファイトが
起こってシステムバス等が破壊されるおそれがあるとい
う問題も生じてくる。これらの問題に対処するために、
プルアップ抵抗の抵抗値（通常は10〜100kΩ）をより高
くすることも考えられるが、この場合には、コネクタ12
の端子容量等の影響が無視できなくなってカード挿入時
にメモリ５がスタンバイ状態になりにくくなるので、依
然として上記問題が残る。
本発明は上記問題点に鑑みてなされたものであり、メ
モリカードの抜去等によりカード側への供給電圧が急激
に下降した場合でもカード内にデータが誤って書き込ま
れたりバスファイトによってシステムバス等が破壊され
たりするのを確実に防止することが可能なメモリカード
を提供することを目的とするものである。
モリカードの抜去等によりカード側への供給電圧が急激
に下降した場合でもカード内にデータが誤って書き込ま
れたりバスファイトによってシステムバス等が破壊され
たりするのを確実に防止することが可能なメモリカード
を提供することを目的とするものである。
第１図は本発明の原理構成を示す回路図である。ただ
し、この場合は、電圧切替回路８（第４図）は省略す
る。さらに、１つのコントロール端子Ｃを代表して示す
こととする。なお、前述した構成要素と同様のものにつ
いては、同一の参照番号を付して表す。
し、この場合は、電圧切替回路８（第４図）は省略す
る。さらに、１つのコントロール端子Ｃを代表して示す
こととする。なお、前述した構成要素と同様のものにつ
いては、同一の参照番号を付して表す。
第１図に示すように、本発明は、本体側１からカード
側２のコントロール端子Ｃに供給される制御信号Scに応
じてデータの書き換えが可能なメモリ５と、このメモリ
５に上記本体側１から電源を供給するための電源ライン
３とを有し、上記コントロール端子Ｃは、プルアップ抵
抗４を介して上記電源ライン３に接続されるメモリカー
ドにおいて、上記電源ライン３と上記コントロール端子
Ｃとの間に、上記電源ライン３から上記コントロール端
子Ｃに電流が流れる方向を順方向とするように、上記プ
ルアップ抵抗４と直列に接続される一方向性スイッチ素
子６を挿入するようにしている。
側２のコントロール端子Ｃに供給される制御信号Scに応
じてデータの書き換えが可能なメモリ５と、このメモリ
５に上記本体側１から電源を供給するための電源ライン
３とを有し、上記コントロール端子Ｃは、プルアップ抵
抗４を介して上記電源ライン３に接続されるメモリカー
ドにおいて、上記電源ライン３と上記コントロール端子
Ｃとの間に、上記電源ライン３から上記コントロール端
子Ｃに電流が流れる方向を順方向とするように、上記プ
ルアップ抵抗４と直列に接続される一方向性スイッチ素
子６を挿入するようにしている。
本発明のメモリカードにおいては、カードの抜去やシ
ステムダウン等により電源ライン３上の供給電圧が急激
に下降したときに、プルアップ抵抗４の電源ライン側ま
たはコントロール端子側に接続されるダイオード等の一
方向性スイッチ素子６により、メモリ５のコントロール
端子Ｃから電源ライン３の方向に逆流電流が流れるのを
防止している。このため、コントロール端子Ｃにおける
制御信号Scのレベルの変化が従来よりも小さくなるの
で、電源ライン３上の供給電圧が下降しても上記レベル
が暫くの間は“H"のままになっている。ここで、制御信
号Scのレベルが“H"になっている期間が時間tb（第５
図）よりも充分長い場合はバックアップ電圧Vbが印加さ
れる前でもメモリ５をスタンバイ状態にすることができ
る。
ステムダウン等により電源ライン３上の供給電圧が急激
に下降したときに、プルアップ抵抗４の電源ライン側ま
たはコントロール端子側に接続されるダイオード等の一
方向性スイッチ素子６により、メモリ５のコントロール
端子Ｃから電源ライン３の方向に逆流電流が流れるのを
防止している。このため、コントロール端子Ｃにおける
制御信号Scのレベルの変化が従来よりも小さくなるの
で、電源ライン３上の供給電圧が下降しても上記レベル
が暫くの間は“H"のままになっている。ここで、制御信
号Scのレベルが“H"になっている期間が時間tb（第５
図）よりも充分長い場合はバックアップ電圧Vbが印加さ
れる前でもメモリ５をスタンバイ状態にすることができ
る。
かくして、本発明では、カードの抜去やシステムダウ
ン等によりカード側への供給電圧が急激に下降した場合
でもカード内のメモリをスタンバイ状態に保つことがで
きるので、カード内にデータが誤って書き込まれたりバ
スファイトによりシステムバス等が破壊されたりするの
を確実に防止することが可能となる。
ン等によりカード側への供給電圧が急激に下降した場合
でもカード内のメモリをスタンバイ状態に保つことがで
きるので、カード内にデータが誤って書き込まれたりバ
スファイトによりシステムバス等が破壊されたりするの
を確実に防止することが可能となる。
第２図は本発明の一実施例を示す回路図である。ここ
では、メモリ１（第１図）として、チップ選択信号CS、
ライトイネーブル信号WEおよびアウトプットイネーブル
信号OEの３種の制御信号Scのレベルに応じてデータの書
き換えが行われるSRAM15を用いている。さらに、一方向
性スイッチ素子６として、電源ライン３から各コントロ
ール端子Ｃへ電流が流れる方向を順方向とするように、
電源ライン３と各プルアップ抵抗４との間にダイオード
16を挿入している。さらに、電圧切替回路８の主要部
は、電源ライン３上の供給電圧として入力電圧Viを検出
する電圧検出器７と、この電圧検出器７の出力側の検出
電圧Vdおよびチップ選択信号Scを入力するOR回路素子17
とから構成される。このOR回路素子17の出力は、SRAM15
のチップ選択信号入力用のコントロール端子Ｃに接続さ
れている。さらに、電源ライン３と電圧検出器７との間
にダイオード18を挿入して本体側１から電源電圧Vccが
供給された場合に電池等のバックアップ電源９が充電さ
れるのを防止している。さらに、このバックアップ電源
９と電源ライン３との間にもダイオード28を挿入して上
記バックアップ電源９から本体側１に逆流電流が流れ込
むのを防止している。
では、メモリ１（第１図）として、チップ選択信号CS、
ライトイネーブル信号WEおよびアウトプットイネーブル
信号OEの３種の制御信号Scのレベルに応じてデータの書
き換えが行われるSRAM15を用いている。さらに、一方向
性スイッチ素子６として、電源ライン３から各コントロ
ール端子Ｃへ電流が流れる方向を順方向とするように、
電源ライン３と各プルアップ抵抗４との間にダイオード
16を挿入している。さらに、電圧切替回路８の主要部
は、電源ライン３上の供給電圧として入力電圧Viを検出
する電圧検出器７と、この電圧検出器７の出力側の検出
電圧Vdおよびチップ選択信号Scを入力するOR回路素子17
とから構成される。このOR回路素子17の出力は、SRAM15
のチップ選択信号入力用のコントロール端子Ｃに接続さ
れている。さらに、電源ライン３と電圧検出器７との間
にダイオード18を挿入して本体側１から電源電圧Vccが
供給された場合に電池等のバックアップ電源９が充電さ
れるのを防止している。さらに、このバックアップ電源
９と電源ライン３との間にもダイオード28を挿入して上
記バックアップ電源９から本体側１に逆流電流が流れ込
むのを防止している。
第３図は第２図の動作を説明するためのタンミングチ
ャートである。ただし、ここでは、電源ライン３上の供
給電圧が下降した場合の各部の電圧の変化を示すことと
する。
ャートである。ただし、ここでは、電源ライン３上の供
給電圧が下降した場合の各部の電圧の変化を示すことと
する。
カード側２の本体側１から抜去したりシステムダウン
によって電源がパワーオフの状態になったりした場合、
電源ライン３上の供給電圧、すなわち、電圧検出器７の
入力電圧Viが急激に下降して入力側スレッショールドレ
ベルVilよりも低くなる（第３図の（ａ））。しかし、
この場合でも、ダイオード16の逆流電流防止作用によ
り、コントロール端子Ｃでのライトイネーブル信号WEお
よびアウトプットイネーブル信号WEのレベルの変化は従
来（第３図の（ｂ）の破線）よりもずっと小さくなって
上記レベルが“H"になっている期間（論理スレッショー
ルドレベルVclよりも高い期間）が充分長くなる。さら
に、OR回路素子17の一方の入力側におけるチップ選択信
号CSのレベルの変化もダイオード16により小さく抑えら
れるので、OR回路素子17の出力側のコントローラ端子Ｃ
におけるチップ選択信号CSのレベルが“H"になっている
期間も他の制御信号Scの場合と同様に充分長くなる（第
３図の（ｂ））。このため、電圧検出器７の入力電圧Vi
が入力側スレッショールドレベルVilよりも低くなって
から検出電圧Vdのレベルが出力側スレッショールドレベ
ルVdhより高く復帰するまでに時間tbの遅れ期間があっ
ても（第３図の（ｃ））、この期間ではコントロール端
子Ｃでの制御信号Scのレベルが“H"になっているので、
従来と異なりSRMA15がアクティブ状態になることはな
い。したがって、電源ライン３上の供給電圧の急激な下
降等によりSRAMカードにデータが誤って書き込まれるお
それがなくなる。さらに、SRAM15のデータ入出力端子か
らシステム本体にデータが誤って読み出されるおそれも
ないので、バスファイトによるシステムバス等の破壊が
防止される。
によって電源がパワーオフの状態になったりした場合、
電源ライン３上の供給電圧、すなわち、電圧検出器７の
入力電圧Viが急激に下降して入力側スレッショールドレ
ベルVilよりも低くなる（第３図の（ａ））。しかし、
この場合でも、ダイオード16の逆流電流防止作用によ
り、コントロール端子Ｃでのライトイネーブル信号WEお
よびアウトプットイネーブル信号WEのレベルの変化は従
来（第３図の（ｂ）の破線）よりもずっと小さくなって
上記レベルが“H"になっている期間（論理スレッショー
ルドレベルVclよりも高い期間）が充分長くなる。さら
に、OR回路素子17の一方の入力側におけるチップ選択信
号CSのレベルの変化もダイオード16により小さく抑えら
れるので、OR回路素子17の出力側のコントローラ端子Ｃ
におけるチップ選択信号CSのレベルが“H"になっている
期間も他の制御信号Scの場合と同様に充分長くなる（第
３図の（ｂ））。このため、電圧検出器７の入力電圧Vi
が入力側スレッショールドレベルVilよりも低くなって
から検出電圧Vdのレベルが出力側スレッショールドレベ
ルVdhより高く復帰するまでに時間tbの遅れ期間があっ
ても（第３図の（ｃ））、この期間ではコントロール端
子Ｃでの制御信号Scのレベルが“H"になっているので、
従来と異なりSRMA15がアクティブ状態になることはな
い。したがって、電源ライン３上の供給電圧の急激な下
降等によりSRAMカードにデータが誤って書き込まれるお
それがなくなる。さらに、SRAM15のデータ入出力端子か
らシステム本体にデータが誤って読み出されるおそれも
ないので、バスファイトによるシステムバス等の破壊が
防止される。
なお、本実施例（第２図）では、一方向性スイッチ素
子６として、ダイオードを用いているが、その代わりに
トランジスタを用いても同様の効果が得られる。
子６として、ダイオードを用いているが、その代わりに
トランジスタを用いても同様の効果が得られる。
以上説明したように本発明によれば、システム本体か
らのメモリカードの抜去やシステムダウンによる電源オ
フ等によりカード側への供給電圧が急激に下降した場合
でもカード内にデータが誤って書き込まれるのが防止さ
れるので、データ保持の確実性の向上が図れる。さら
に、システム本体にデータが誤って読み出されることも
ないので、バスファイトによるシステムバス等の破壊が
確実に防止される。
らのメモリカードの抜去やシステムダウンによる電源オ
フ等によりカード側への供給電圧が急激に下降した場合
でもカード内にデータが誤って書き込まれるのが防止さ
れるので、データ保持の確実性の向上が図れる。さら
に、システム本体にデータが誤って読み出されることも
ないので、バスファイトによるシステムバス等の破壊が
確実に防止される。
第１図は本発明の原理構成を示す回路図、 第２図は本発明の一実施例を示す回路図、 第３図は第２図の動作を説明するためのタイミングチャ
ート、 第４図は従来のメモリカードの一例を示す回路図、 第５図は従来の問題点を説明するためのタイミングチャ
ートである。 図において、 １……本体側、２……カード側、３……電源ライン、４
……プルアップ抵抗、５……メモリ、６……一方向性ス
イッチ素子。
ート、 第４図は従来のメモリカードの一例を示す回路図、 第５図は従来の問題点を説明するためのタイミングチャ
ートである。 図において、 １……本体側、２……カード側、３……電源ライン、４
……プルアップ抵抗、５……メモリ、６……一方向性ス
イッチ素子。
Claims (1)
- 【請求項１】本体側（１）からカード側（２）のコント
ロール端子（Ｃ）に供給される制御信号（SC）に応じて
データの書き換えが可能なメモリ（５）と、該メモリ
（５）に前記本体側（１）から電源を供給するための電
源ライン（３）とを有し、前記コントロール端子（Ｃ）
は、プルアップ抵抗（４）を介して前記電源ライン
（３）に接続されるメモリカードにおいて、 前記電源ライン（３）と前記コントロール端子（Ｃ）と
の間に、該電源ライン（３）から該コントロール端子
（Ｃ）に電流が流れる方向を順方向とするように、前記
プルアップ抵抗（４）と直列に接続される一方向性スイ
ッチ素子（６）を挿入することを特徴とするメモリカー
ド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064330A JP2530742B2 (ja) | 1990-03-16 | 1990-03-16 | メモリカ―ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064330A JP2530742B2 (ja) | 1990-03-16 | 1990-03-16 | メモリカ―ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03266014A JPH03266014A (ja) | 1991-11-27 |
| JP2530742B2 true JP2530742B2 (ja) | 1996-09-04 |
Family
ID=13255122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064330A Expired - Fee Related JP2530742B2 (ja) | 1990-03-16 | 1990-03-16 | メモリカ―ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530742B2 (ja) |
-
1990
- 1990-03-16 JP JP2064330A patent/JP2530742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03266014A (ja) | 1991-11-27 |
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