JPS5990276A - デ−タ保護方式 - Google Patents
デ−タ保護方式Info
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- JPS5990276A JPS5990276A JP57197715A JP19771582A JPS5990276A JP S5990276 A JPS5990276 A JP S5990276A JP 57197715 A JP57197715 A JP 57197715A JP 19771582 A JP19771582 A JP 19771582A JP S5990276 A JPS5990276 A JP S5990276A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- signal
- line
- extraction
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は本体とはコネクタを介して接続されるカセット
式記憶装置の活線挿抜（本体電源をＯＮにしたままでカ
セット式記憶装置を抜き差しする）に際し、データを保
証するだめのデータ保護方式に関する。
式記憶装置の活線挿抜（本体電源をＯＮにしたままでカ
セット式記憶装置を抜き差しする）に際し、データを保
証するだめのデータ保護方式に関する。
パーンナルコンピュータ等の小形情報処理装置において
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリパンクはコネクタを介して本体と接続あるいは
取りはすしができる様に構成される。
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリパンクはコネクタを介して本体と接続あるいは
取りはすしができる様に構成される。
ところで、従来、本体にメモリパックを活線挿抜（本体
の電源をＯＮにしたままでメモリパックをコネクタに挿
入したり抜いたりする）する場合、電源を投入したまま
の状態でメモリパックを抜き差しする状態ではコネクタ
ピンの接触状態をあてにすることはできない。即ち、活
線挿抜時の本体インターフェースとのコネクタピンの接
続状態（順序）は、メモリバンクの挿入時の傾き、ある
いは早さによりランダムとなってしマウ。
の電源をＯＮにしたままでメモリパックをコネクタに挿
入したり抜いたりする）する場合、電源を投入したまま
の状態でメモリパックを抜き差しする状態ではコネクタ
ピンの接触状態をあてにすることはできない。即ち、活
線挿抜時の本体インターフェースとのコネクタピンの接
続状態（順序）は、メモリバンクの挿入時の傾き、ある
いは早さによりランダムとなってしマウ。
そこで、従来、コネクタのピン長を電源と信号の種別に
よシ変えることによ多接触の順序を明確にし、正常動作
を保証するといった方法が考えられていた。
よシ変えることによ多接触の順序を明確にし、正常動作
を保証するといった方法が考えられていた。
あるいは、正式には活線挿抜とは言い難いが、メモリパ
ンクの挿抜時には自動的に本体側の電源を０ＦＦ（機械
的手段による）することにより正常動作を保証している
。現在は後者に示した方法が良く使用されている。
ンクの挿抜時には自動的に本体側の電源を０ＦＦ（機械
的手段による）することにより正常動作を保証している
。現在は後者に示した方法が良く使用されている。
しかしながら、前者は実際的ではないし、又、高価にな
るといった欠点を持つ。又、後者は本体の電源を強制的
に０１” Ｂ”するため、ジョブを連続的に実行できな
いし２、又、メモリパックをフロソピーティスクの様な
融通性のある使い方をすることはできなかった。
るといった欠点を持つ。又、後者は本体の電源を強制的
に０１” Ｂ”するため、ジョブを連続的に実行できな
いし２、又、メモリパックをフロソピーティスクの様な
融通性のある使い方をすることはできなかった。
本発明は上記欠点に鑑みてなされたものであり、活線挿
抜が要求される装置において、メモリパンクの挿入が完
了してから一定時間待った後動作許可される様にして誤
動作を防ぎ、抜去が始寸ったら直ちに動作を禁止し、誤
動作を防ぐと共に内部状態・記憶の保護を行なうデータ
転送方式を提供することを目的とする。
抜が要求される装置において、メモリパンクの挿入が完
了してから一定時間待った後動作許可される様にして誤
動作を防ぎ、抜去が始寸ったら直ちに動作を禁止し、誤
動作を防ぐと共に内部状態・記憶の保護を行なうデータ
転送方式を提供することを目的とする。
活線挿抜を行なう場合、電源を投入したままの状態で装
置を抜き挿しする途中ではコネクタピンの接触状態をあ
てにすることはできない。従って内部回路は挿入が完了
してから一定時間待った後動作許可される様にして誤動
作を防ぎ、抜去が始まったら直ちに動作を禁止（−１誤
動作を防ぐと共に内部状態・記憶の保護を行なう必要が
ある。
置を抜き挿しする途中ではコネクタピンの接触状態をあ
てにすることはできない。従って内部回路は挿入が完了
してから一定時間待った後動作許可される様にして誤動
作を防ぎ、抜去が始まったら直ちに動作を禁止（−１誤
動作を防ぐと共に内部状態・記憶の保護を行なう必要が
ある。
本発明が実現される宵、源電圧監視回路はＣＲによる時
定数回路により挿入時の遅れ時間を作り、抵抗の分１下
により抜去を検出し、これら信号をアンドケートにより
動作禁止信号として生成するものである。
定数回路により挿入時の遅れ時間を作り、抵抗の分１下
により抜去を検出し、これら信号をアンドケートにより
動作禁止信号として生成するものである。
このことにより、誤動作を防ぐと共に内部状態・記憶の
保誇を行なうことができる。
保誇を行なうことができる。
以下、図面を使用して本発明に関し詳述１゛る。
第１図は本発明が実現されるメモリパンクの内部構成を
機能ブロックにて示したものである。
機能ブロックにて示したものである。
図において、１はメモリ部でありバッテリバンクアップ
を行なう関係上、消費電力の少ない０ＭＯ８が使用され
る。２はこのメモリ部１をコントロールするメモリ制御
回路であ−・て、データ・アドレスライト・チソプイイ
・−プル（ＣＥ ）等各種メモリコントロール信号生成
のための回路が含まれる。
を行なう関係上、消費電力の少ない０ＭＯ８が使用され
る。２はこのメモリ部１をコントロールするメモリ制御
回路であ−・て、データ・アドレスライト・チソプイイ
・−プル（ＣＥ ）等各種メモリコントロール信号生成
のための回路が含まれる。
旦は電源電圧監視回路である。上述した様に活線挿抜を
行々う場合、本体電源を投入したままの状態でメモリパ
ンクを抜き差しする途中ではコネクタピンの接触状態を
あてにすることはできない。従がって、電源監視回路法
はメモリパンクの挿入が完５了してから一定時間待った
後動作許可される様にして誤動作を防ぎ、抜去が始まっ
たら直ちに動作を禁止し誤動作を防ぐと共に内部状態・
記憶の保護を行なう。
行々う場合、本体電源を投入したままの状態でメモリパ
ンクを抜き差しする途中ではコネクタピンの接触状態を
あてにすることはできない。従がって、電源監視回路法
はメモリパンクの挿入が完５了してから一定時間待った
後動作許可される様にして誤動作を防ぎ、抜去が始まっ
たら直ちに動作を禁止し誤動作を防ぐと共に内部状態・
記憶の保護を行なう。
詳細は後述する。
４はスイッチ回路である。スイッチ回路４は本体側から
電源ライン】Ｏを介して伝達される電源とバンクアップ
用電池６による電源の切替えを行なうだめの回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。
電源ライン】Ｏを介して伝達される電源とバンクアップ
用電池６による電源の切替えを行なうだめの回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。
７はゲート回路である。ゲート回路７は電、源電圧監視
回路３から得られる信号（ライン１２）によシ、メモリ
部１に供給される制御信号の一部をケートする。
回路３から得られる信号（ライン１２）によシ、メモリ
部１に供給される制御信号の一部をケートする。
尚、ライン１１ はメモリ部１の電源ライン、ライン１
２は本体とのインターフェースラインであって詳しくは
データ及び制御ラインから成る。又、メモリ制御部２は
ライン１１を介して供給される電源により動作する様に
構成される。これについても詳細は後述１“る。
２は本体とのインターフェースラインであって詳しくは
データ及び制御ラインから成る。又、メモリ制御部２は
ライン１１を介して供給される電源により動作する様に
構成される。これについても詳細は後述１“る。
第２図は第１図に示した各機能フロックの具体的回路構
成を示す図である。
成を示す図である。
図において、４１．４２はタイオードである。ダイオー
ド４．１，４２は電源ライン１０を介して供給されるＶ
ｃｃとバックアンプ用電池６１出力との切替えを自動的
に行なうものであり、メモリバックが本体に挿入されて
いるときにはダイオード４１が、本体と切離されている
ときにはダイオード４２がそれぞれＯＮとなり、電源Ｖ
’ｃ ｃ及びＶＤＤをメモリ１ならひにメモリ制御回路
２１へ供給している。電源ＶＤＤはライン１１を介して
メモリ制御回路２１、メモリ１へ供給される。この電圧
はメモリパックを本体へ挿入したとき、はぼＶｃｃと同
じ電圧（＋５Ｖ）となり、その他はバックアップ用電池
６１の持つ電圧（２〜３ＴＪ）と等しくなる。
ド４．１，４２は電源ライン１０を介して供給されるＶ
ｃｃとバックアンプ用電池６１出力との切替えを自動的
に行なうものであり、メモリバックが本体に挿入されて
いるときにはダイオード４１が、本体と切離されている
ときにはダイオード４２がそれぞれＯＮとなり、電源Ｖ
’ｃ ｃ及びＶＤＤをメモリ１ならひにメモリ制御回路
２１へ供給している。電源ＶＤＤはライン１１を介して
メモリ制御回路２１、メモリ１へ供給される。この電圧
はメモリパックを本体へ挿入したとき、はぼＶｃｃと同
じ電圧（＋５Ｖ）となり、その他はバックアップ用電池
６１の持つ電圧（２〜３ＴＪ）と等しくなる。
本発明実施例では、バッテリバックアップの範囲を広く
しメモリ１のみならずメモリ制御回路２１ も含めてい
る。メモリ制御回路２１ばＣＭＯ８素子で構成され、バ
ッテリバックアップ時これらの素子はスタンバイ状態と
なって０Ｎ１０ＦＦが固定されることにより非常に少な
いリーク電流が流れる。従がってバッテリの寿命にはほ
とんど影響を与えることをなくすることができる。この
とき、ＣＭＯ８素子はスタン・・イされているが、素子
内部はＧＮＤ又は電源のどちらかと低インピーダンスに
スイッチングされているので回路自体は低インピーダン
スに保たれる。
しメモリ１のみならずメモリ制御回路２１ も含めてい
る。メモリ制御回路２１ばＣＭＯ８素子で構成され、バ
ッテリバックアップ時これらの素子はスタンバイ状態と
なって０Ｎ１０ＦＦが固定されることにより非常に少な
いリーク電流が流れる。従がってバッテリの寿命にはほ
とんど影響を与えることをなくすることができる。この
とき、ＣＭＯ８素子はスタン・・イされているが、素子
内部はＧＮＤ又は電源のどちらかと低インピーダンスに
スイッチングされているので回路自体は低インピーダン
スに保たれる。
メモリ制御回路２１はアドレスのテコード、ライトイネ
ーブル信号の発生、データの切替λ等、メモリ制御に必
要な信号の発生・処理を行なう。２２はメモリ１へ送出
されるＣＢを制御する信号を反転するインバータである
。インバータ２２出力はナンドケート７１の一入力端子
へ供給キｒ：る。ナントゲート７１の他方の入力端子へ
はメモリ制御回路２１ 出力及び後述する電源電圧監視
回路３．１：ｆｉ出カされる動作許可信号（ライン１２
）が供給されておシ、このゲート７１によシメモリ１に
対し供給されるＣＥ倍信号制御する。ライン１２を伝播
する信号は電源電圧監視回路ジの出力であり、Ｖｃｃが
正常’＋５Ｖ）のときにはゝゝＨＩ ＧＨｎレベル、そ
の他の時にはゝ′ＩＪＯＶｖ“レベルとなる。ライン１
３を伝播する信号はメモリ制御回路２１の出力でアドレ
スをテコードしたものである。又、ライン１４を伝播す
る信号は同じくメモリ制御回路２１から出力される信号
で、データ・ライトイネーブル・アドレス等ＣＥ信号を
除く、メモリ制御のために必要な信号を全て含む。ライ
ン１６．１８も同様である。ライン１７はＣ８信号が伝
播し、メモリ１のＲＥＡＤ／ＷＲＩ ＴＥ時のみｔｓ
ＬＯＷ ｎレベルとなり、その他の場合（活線挿抜時も
含む）は＼＼ＨＩＧＨ／／レベルかフローティングの状
態にある。
ーブル信号の発生、データの切替λ等、メモリ制御に必
要な信号の発生・処理を行なう。２２はメモリ１へ送出
されるＣＢを制御する信号を反転するインバータである
。インバータ２２出力はナンドケート７１の一入力端子
へ供給キｒ：る。ナントゲート７１の他方の入力端子へ
はメモリ制御回路２１ 出力及び後述する電源電圧監視
回路３．１：ｆｉ出カされる動作許可信号（ライン１２
）が供給されておシ、このゲート７１によシメモリ１に
対し供給されるＣＥ倍信号制御する。ライン１２を伝播
する信号は電源電圧監視回路ジの出力であり、Ｖｃｃが
正常’＋５Ｖ）のときにはゝゝＨＩ ＧＨｎレベル、そ
の他の時にはゝ′ＩＪＯＶｖ“レベルとなる。ライン１
３を伝播する信号はメモリ制御回路２１の出力でアドレ
スをテコードしたものである。又、ライン１４を伝播す
る信号は同じくメモリ制御回路２１から出力される信号
で、データ・ライトイネーブル・アドレス等ＣＥ信号を
除く、メモリ制御のために必要な信号を全て含む。ライ
ン１６．１８も同様である。ライン１７はＣ８信号が伝
播し、メモリ１のＲＥＡＤ／ＷＲＩ ＴＥ時のみｔｓ
ＬＯＷ ｎレベルとなり、その他の場合（活線挿抜時も
含む）は＼＼ＨＩＧＨ／／レベルかフローティングの状
態にある。
ライン１９ も同様である。ライン１５を伝播する信号
はその信号を反転させたもので、メモリ１のＲ−ＥＡＤ
／ＷＲＩＴＥ時には’ ＨＩ ＧＨ／Ｉレベルとなシ、
その他の場合は１ゝＬＯＷ／／レベルとなる。
はその信号を反転させたもので、メモリ１のＲ−ＥＡＤ
／ＷＲＩＴＥ時には’ ＨＩ ＧＨ／Ｉレベルとなシ、
その他の場合は１ゝＬＯＷ／／レベルとなる。
バックアップ用電池６１としては本体電源Ｖｃｃより低
電圧で且つメモリデータを保持するのに最小限の電圧値
のものが使用される。本発明実施例ではメモリパンクを
挿入している以外の時はメモリ制御回路２１にも電源を
供給している。そのため、メモリ制御回路２１は静的消
費電流が少ないＣＭＯ８素子で構成されるのが望ましい
し、又、電池で動作させる関係からも低電圧で動作し得
るＣＭＯ８が適している。
電圧で且つメモリデータを保持するのに最小限の電圧値
のものが使用される。本発明実施例ではメモリパンクを
挿入している以外の時はメモリ制御回路２１にも電源を
供給している。そのため、メモリ制御回路２１は静的消
費電流が少ないＣＭＯ８素子で構成されるのが望ましい
し、又、電池で動作させる関係からも低電圧で動作し得
るＣＭＯ８が適している。
尚、メモリ１のＣＥ大入力ゝＨＩＧＨ”レベルでスタン
バイ状態となりデータの保持を行ない、１ＬＯＷ″レベ
ルでメモリ１の）（ＥＡＤ／ＷＲＩＴＥが可能となる。
バイ状態となりデータの保持を行ない、１ＬＯＷ″レベ
ルでメモリ１の）（ＥＡＤ／ＷＲＩＴＥが可能となる。
ところで、活線挿抜される信号線は抜去される前は非選
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアップあ
るいはフルダウン抵抗により非選択状態を安定に継続す
る様にしてやる必要がある。プルアップすべき信号はバ
ンテリバソクア・ノブ電圧により行ない、プルダウンす
べきものは本体から供給される電圧で行なうことにより
自然に成される。
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアップあ
るいはフルダウン抵抗により非選択状態を安定に継続す
る様にしてやる必要がある。プルアップすべき信号はバ
ンテリバソクア・ノブ電圧により行ない、プルダウンす
べきものは本体から供給される電圧で行なうことにより
自然に成される。
図中−５３，５４は正常動作時の＼＼ＨＩＧ）ｌ”レベ
ルを保証するプルアップ抵抗、５５はプルダウン抵抗で
ある。抵抗５５はＶｃｃが本体から供給されていないと
き電源ライン１０を充分低い値に保つために用いられる
。メモリパックを本体へ挿入時、電源（Ｖｃｃ ； ＋
５ Ｖ ）は市：源ライン１０を介して本体から供給さ
れる。本体の電源がＯｌ” Ｆ のとき、あるいはメモ
リパックを本体へ挿入していないときには抵抗５５の存
在により、はぼＯポルトに保たれる。このことにより、
挿抜状態を電源電圧として短時間のうちに反映させ、こ
れにより、活線挿抜時のデータ保膿・制御を確実に行な
う。
ルを保証するプルアップ抵抗、５５はプルダウン抵抗で
ある。抵抗５５はＶｃｃが本体から供給されていないと
き電源ライン１０を充分低い値に保つために用いられる
。メモリパックを本体へ挿入時、電源（Ｖｃｃ ； ＋
５ Ｖ ）は市：源ライン１０を介して本体から供給さ
れる。本体の電源がＯｌ” Ｆ のとき、あるいはメモ
リパックを本体へ挿入していないときには抵抗５５の存
在により、はぼＯポルトに保たれる。このことにより、
挿抜状態を電源電圧として短時間のうちに反映させ、こ
れにより、活線挿抜時のデータ保膿・制御を確実に行な
う。
５１．５２は逆流防止のために設けられるダイオードで
ある。ダイオード５１．５２は活線挿抜時、インターフ
ェース信号ライン１６．１．７ により電源Ｖｃｃが持
ち上げられるのを防ぐ。
ある。ダイオード５１．５２は活線挿抜時、インターフ
ェース信号ライン１６．１．７ により電源Ｖｃｃが持
ち上げられるのを防ぐ。
活線挿抜時、本体から供給される信号のうち、″かなめ
〃となる選択信号（デバイスセレクト）はネガティブ（
無信号）状態となっている。しかし、信号線のうちの何
本か、例えばチータライン、アドレスライン、ＲＥＡＤ
／ＷＲＩ Ｔ Ｅライン（インク・−フェースライン
１６．１７ ）はアクティブ状態のまま出力されてい
るものがある。一方、活線挿抜時、本体インターフェー
スとのコネクタピンの接続状態は装置の挿不時の傾き、
早さによりランダムになってしまうことは上述したとお
シであり、従がって電源やグランドの接続が確保されな
いため異常現象が起こることは目にＭえて明らかである
。これに対処するため本発明実施例では流入電流防止用
として外向きにダイオード５１．５２を挿入している。
〃となる選択信号（デバイスセレクト）はネガティブ（
無信号）状態となっている。しかし、信号線のうちの何
本か、例えばチータライン、アドレスライン、ＲＥＡＤ
／ＷＲＩ Ｔ Ｅライン（インク・−フェースライン
１６．１７ ）はアクティブ状態のまま出力されてい
るものがある。一方、活線挿抜時、本体インターフェー
スとのコネクタピンの接続状態は装置の挿不時の傾き、
早さによりランダムになってしまうことは上述したとお
シであり、従がって電源やグランドの接続が確保されな
いため異常現象が起こることは目にＭえて明らかである
。これに対処するため本発明実施例では流入電流防止用
として外向きにダイオード５１．５２を挿入している。
これらダイオード５１．５２を挿入することにより正常
動作時、入力信号が＼−ＬＯＷ ｌ／レベルから＼＼Ｈ
ＩＧＨ／／ｖベルになる場合、ダイオード５１．５２が
逆バイアスとなり、ライン１８．１９ がカットオフさ
れてしまうが、各々のプルアップ抵抗５３．５４により
電圧は上昇するため、問題は発生しない。
動作時、入力信号が＼−ＬＯＷ ｌ／レベルから＼＼Ｈ
ＩＧＨ／／ｖベルになる場合、ダイオード５１．５２が
逆バイアスとなり、ライン１８．１９ がカットオフさ
れてしまうが、各々のプルアップ抵抗５３．５４により
電圧は上昇するため、問題は発生しない。
次に電源電圧監視回路正につき詳細に説明する。
第３図は電源電圧監視回路正による電圧監視の様子をタ
イミングチャートにて示したものである。
イミングチャートにて示したものである。
図中、第２図と同一番号あるいは同一記号の付されであ
るものは第２図のそれと同様のものであるとする。
るものは第２図のそれと同様のものであるとする。
活′ｆｆａ挿抜を行なう場合、電源を投入した丑まの状
態でメモリパックを抜き挿しする途中ではコネクタピン
の接触状態をあてにすることはできない。従がって内部
回路はメモリパンクの挿入が完了してから一定時間待っ
た後動作許可される様にして誤動作を防ぎ、抜去が始捷
ったら直ちに動作を禁止し、誤動作を防ぐと共に内部状
態・記憶の保護を行なう必要がある。このため、本発明
実施例ではコンデンサ３０２と抵抗３０３で構成される
時定数回路により、メモリパンク挿入時の遅れ時間を作
シ、抵抗３０６と３０７の分圧によシメモリパックの抜
去を検出し、これら信号をトランジスタ３１０と３１１
で構成されるアンド回路により動作禁止信号を作ってい
る。
態でメモリパックを抜き挿しする途中ではコネクタピン
の接触状態をあてにすることはできない。従がって内部
回路はメモリパンクの挿入が完了してから一定時間待っ
た後動作許可される様にして誤動作を防ぎ、抜去が始捷
ったら直ちに動作を禁止し、誤動作を防ぐと共に内部状
態・記憶の保護を行なう必要がある。このため、本発明
実施例ではコンデンサ３０２と抵抗３０３で構成される
時定数回路により、メモリパンク挿入時の遅れ時間を作
シ、抵抗３０６と３０７の分圧によシメモリパックの抜
去を検出し、これら信号をトランジスタ３１０と３１１
で構成されるアンド回路により動作禁止信号を作ってい
る。
ダイオード３０１はメモリパックの再投入に備え、上記
コンデンサ３０２と抵抗３０３により決定される時定数
を早期に回復させるため、コンデンサ３０２に残った電
荷を放電するために設けられる。
コンデンサ３０２と抵抗３０３により決定される時定数
を早期に回復させるため、コンデンサ３０２に残った電
荷を放電するために設けられる。
尚、本発明実施例では、トランジスタ３１０，３１１と
トランジスタ３１２の様に相補型のトランジスタ（ＰＮ
Ｐに対するＮＰｉＪ、ＮＰＨに対するＰＮＰ ）でイン
バータを構成しているが、これは同一型トランジスタで
インバータを組む場合における電源電圧の鍋渡期におけ
る不安定出力（ハザード）が出ない様にするためのもの
である。
トランジスタ３１２の様に相補型のトランジスタ（ＰＮ
Ｐに対するＮＰｉＪ、ＮＰＨに対するＰＮＰ ）でイン
バータを構成しているが、これは同一型トランジスタで
インバータを組む場合における電源電圧の鍋渡期におけ
る不安定出力（ハザード）が出ない様にするためのもの
である。
いま、メモリパンクを本体から外しであるとすればＶｃ
ｃはほぼ０ボルトであシ、トランジスタ３１０．３１１
−３１．３は全てＯＦＦとなっている。従って、ライン
１２を伝播する信号は抵抗３１４の存在によりゝゝＬＯ
Ｗ／／レベルである。Ｃ８（Ｃｈｉｐ ５ｅｌｅｃｔ）
信号ライン１７はそのときフローティングの状態にあり
、ライン１９を伝播する信号は抵抗５４と電源ＶＤＤに
、Ｈゝゝ）ｉＩＧＨ〃レベルとｆｒ、シ、従がってイン
バータ２２を介しライン１５ を伝播する信号はゝゝＬ
ＯＷ“レベルとなる。ケート７１はナントゲートで構成
されるため、その入力のうち１つ以上がゝゝＬＯＷ”レ
ベルであると、その出力は” ＨＩ （）Ｆｉ ｌ／レ
ベルとなシ、従がってメモリ部１はスタンバイ状態に保
たれテークは保持される。
ｃはほぼ０ボルトであシ、トランジスタ３１０．３１１
−３１．３は全てＯＦＦとなっている。従って、ライン
１２を伝播する信号は抵抗３１４の存在によりゝゝＬＯ
Ｗ／／レベルである。Ｃ８（Ｃｈｉｐ ５ｅｌｅｃｔ）
信号ライン１７はそのときフローティングの状態にあり
、ライン１９を伝播する信号は抵抗５４と電源ＶＤＤに
、Ｈゝゝ）ｉＩＧＨ〃レベルとｆｒ、シ、従がってイン
バータ２２を介しライン１５ を伝播する信号はゝゝＬ
ＯＷ“レベルとなる。ケート７１はナントゲートで構成
されるため、その入力のうち１つ以上がゝゝＬＯＷ”レ
ベルであると、その出力は” ＨＩ （）Ｆｉ ｌ／レ
ベルとなシ、従がってメモリ部１はスタンバイ状態に保
たれテークは保持される。
本体にメモリパックを差し込むときには信号線１６．１
７ 電源ライン１０及びＧＮＤライン２０のどれが最
初に本体に接続され、又どれが最後に菱続されるかは上
述した如く不明である。活線挿抜時、本体側から送出さ
れるＣ８信号は“１（ＩＧＨ／／ レベルになってい
る。
７ 電源ライン１０及びＧＮＤライン２０のどれが最
初に本体に接続され、又どれが最後に菱続されるかは上
述した如く不明である。活線挿抜時、本体側から送出さ
れるＣ８信号は“１（ＩＧＨ／／ レベルになってい
る。
電源・ＧＮＤが接続されるとＶｃｃ ラインの電位が
上昇し、トランジスタ３１０はＶｃｃがある設定点に達
するとＯＮし、その後遅れて（この遅れ時間は抵抗３０
３．３０４．３０５、−Ｍｚテ：ｙザ３０２により決定
）トランジスタ３１１がＯＮする。トランジスタ３１３
がＯＮし、トランジスタ３１３のコレクタ出方（ライン
１２）はほぼＶｃｃの電圧と等しくなシ、ケ−１−７１
を介して本体からのメモリアクセスが可能になる。
上昇し、トランジスタ３１０はＶｃｃがある設定点に達
するとＯＮし、その後遅れて（この遅れ時間は抵抗３０
３．３０４．３０５、−Ｍｚテ：ｙザ３０２により決定
）トランジスタ３１１がＯＮする。トランジスタ３１３
がＯＮし、トランジスタ３１３のコレクタ出方（ライン
１２）はほぼＶｃｃの電圧と等しくなシ、ケ−１−７１
を介して本体からのメモリアクセスが可能になる。
本体からメモリパックを抜くときにはＶｃｃ の下降
につれてトランジスタ３１００ベ一ス電位も下降し、こ
れによってトランジスタ３］０をＯＦＦさせる。
につれてトランジスタ３１００ベ一ス電位も下降し、こ
れによってトランジスタ３］０をＯＦＦさせる。
トランジスタ３１０のＯＦＦによ、り同じくトランジス
タ３１３もＯＦＦし、従がってライン１２をゝゝＬＯＷ
／／レベルにしてゲート７１を閉じる。Ｖｃｃの下降に
伴ないコンデンサ３０２の１荷はダイオード３０１によ
りＶｃｃに放龜される。
タ３１３もＯＦＦし、従がってライン１２をゝゝＬＯＷ
／／レベルにしてゲート７１を閉じる。Ｖｃｃの下降に
伴ないコンデンサ３０２の１荷はダイオード３０１によ
りＶｃｃに放龜される。
尚、電源電圧監視回路３はＶｃｃの上昇時Ｃ８信号ライ
ン１９が追従しないとき、ライン２１に正の短かい信号
が出る可能性があるのでその不要信号の除去・にも役立
つ。
ン１９が追従しないとき、ライン２１に正の短かい信号
が出る可能性があるのでその不要信号の除去・にも役立
つ。
以上説明の如く本発明によれば本体側に特別な回路を持
つことなく又、特殊な接続構造を持たすに活線挿抜が行
なえ、確実にテーク保持がｎ」能である。
つことなく又、特殊な接続構造を持たすに活線挿抜が行
なえ、確実にテーク保持がｎ」能である。
本発明によれば他に以下に列挙する効果を有する。
（１）メモリパックを活線挿抜する際を′湯状態を監初
することにより確実に有効イ呂号を生成することができ
従って誤動作防止がはかれる。
することにより確実に有効イ呂号を生成することができ
従って誤動作防止がはかれる。
（２） メモリ素子のみならすメモリ周辺の制御回路
もバソテリバノクアソグすることにより装置を低インピ
ータンス状態に保ち、静電耐圧を増すことができる。
もバソテリバノクアソグすることにより装置を低インピ
ータンス状態に保ち、静電耐圧を増すことができる。
（３１逆流防止のだめのダイオードを外方向に挿入する
ことでメモリパックを活線挿抜する際、抜き差しし７た
場合に発生する電圧異常と異常電流の廻り込みを防止で
きる。
ことでメモリパックを活線挿抜する際、抜き差しし７た
場合に発生する電圧異常と異常電流の廻り込みを防止で
きる。
（４） プルダウン抵抗の挿入により、活線挿抜の際
本体から受けている電圧を直ちに下げ内部回路及びテー
クの保護を確実に行ない得る。
本体から受けている電圧を直ちに下げ内部回路及びテー
クの保護を確実に行ない得る。
第１図は本発明が実胡、されるメモリバンクの内部構成
を機能的に示したブロック図、第２図は第１図に示した
各機・能ブロックの具体的回路構成を示す図、第３図は
本発明の動作を示すタイミングチャートである。 （以下予白） １ ・・−・・ メモリ ２・２１ ・・・・・・メモリ制御部 ３ ・・・・・・ 電源電圧監視回路 ３０２・３０３ ・・・・・・ 時定数回路４ ・・
・・・ 電源切替回路 ５ ・・・・・・ 逆流防止回路 ４１・４２・・・電源切替ダイオード ５１・５２・・・逆流防止ダイオード ５３・５４ ・・・プルアップ抵抗 ５５ ・・・・・・ プルダウン抵抗６・６１ ・・
・・・・電池 ７・７１ ・・・・・ゲート 代理人弁理士 則近憲佑（ほか１名） Ｘ ■ ０ ■ ｇ
を機能的に示したブロック図、第２図は第１図に示した
各機・能ブロックの具体的回路構成を示す図、第３図は
本発明の動作を示すタイミングチャートである。 （以下予白） １ ・・−・・ メモリ ２・２１ ・・・・・・メモリ制御部 ３ ・・・・・・ 電源電圧監視回路 ３０２・３０３ ・・・・・・ 時定数回路４ ・・
・・・ 電源切替回路 ５ ・・・・・・ 逆流防止回路 ４１・４２・・・電源切替ダイオード ５１・５２・・・逆流防止ダイオード ５３・５４ ・・・プルアップ抵抗 ５５ ・・・・・・ プルダウン抵抗６・６１ ・・
・・・・電池 ７・７１ ・・・・・ゲート 代理人弁理士 則近憲佑（ほか１名） Ｘ ■ ０ ■ ｇ
Claims (3)
- （１）本体とはコネクタを介して接続され活線挿抜が要
求されるカセット式記憶装置において、該装置挿抜時に
おけるコネクタへの接続状態に伴ない、本体内部回路の
動作禁止信号を生成する電源監視回路を有し、この電源
監視回路は上記装置の挿入時、コンデンサ抵抗により構
成される時定数回路による充電時間経過後ＯＮする手段
と、抜去時、直ちにＯＦＦする手段との論理積信号によ
り動作禁止信号を生成し、この動作禁止信号によシ動作
を停止することで上記装置の挿抜時における誤動作を防
止することを特徴とするデータ保騰方式。 - （２）相補構成の回路により反転信号を得動作許可信号
とすることによシ上記装置の挿抜時における電圧の遜渡
期間においても動作許可信号を得ることを特徴とする特
許請求の範囲第１項記載のデータ保護方式。 - （３）上記時定数回路は上記装置の抜去時コンデンサに
残っている電１荷を放電する様にダイオードを抵抗と並
列に設けたことを特徴とする特許請求の範囲第１項記載
のデータ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197715A JPS5990276A (ja) | 1982-11-12 | 1982-11-12 | デ−タ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197715A JPS5990276A (ja) | 1982-11-12 | 1982-11-12 | デ−タ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990276A true JPS5990276A (ja) | 1984-05-24 |
Family
ID=16379144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197715A Pending JPS5990276A (ja) | 1982-11-12 | 1982-11-12 | デ−タ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990276A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59137994A (ja) * | 1983-01-28 | 1984-08-08 | ヤマハ株式会社 | 電子楽器の外部メモリ装置 |
| JPS61117681A (ja) * | 1984-11-13 | 1986-06-05 | Mitsubishi Electric Corp | Ｉｃカ−ド |
| EP0260808A2 (en) * | 1986-08-18 | 1988-03-23 | Tokyo Electric Co. Ltd. | Connecting structure for connecting a memory unit to a memory unit controller |
| JPS6418894A (en) * | 1987-07-13 | 1989-01-23 | Mitsubishi Electric Corp | Memory card |
| JPH04263188A (ja) * | 1991-02-05 | 1992-09-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131546A (en) * | 1977-04-20 | 1978-11-16 | Matsushita Electric Ind Co Ltd | High-frequency heating device |
| JPS5645239A (en) * | 1979-09-22 | 1981-04-24 | Taiho Kogyo Co Ltd | Method and device of arc-shaped forming |
| JPS57123600A (en) * | 1981-01-23 | 1982-08-02 | Hitachi Ltd | Protecting circuit for memory |
-
1982
- 1982-11-12 JP JP57197715A patent/JPS5990276A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS53131546A (en) * | 1977-04-20 | 1978-11-16 | Matsushita Electric Ind Co Ltd | High-frequency heating device |
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| JPH0230547B2 (ja) * | 1983-01-28 | 1990-07-06 | Yamaha Corp | |
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| JPH04263188A (ja) * | 1991-02-05 | 1992-09-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
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