JPH04263188A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理機器と接続
，切離しが可能な半導体記憶装置に関するものである。

【０００２】

【従来の技術】図３は従来のこの種の半導体記憶装置の
ブロック図である。この半導体記憶装置１は、データ処
理機器ＤＡと接続される電源入力源５、アドレスバス８
、データバス９、ライトイネーブル信号線１０、アウト
プットイネーブル信号線１１、カードイネーブル信号線
２９及びループグランド信号線１４を内蔵している。電
源入力線５は、入力電圧が所定値になると電圧を出力す
る電源制御回路３と接続され、また電源制御回路３を介
して内部電源線６と接続される。電源入力線５から図示
しない回路に電源ＶＣ　の電圧が与えられるようになっ
ている。内部電源線６は、デコーダ回路４の電源端子、
複数のスタチックＲＡＭ　２ａ…２ｎの各電源端子及び
逆流防止ダイオード１５のカソードと接続される。その
ダイオード１５のアノードは電流制限抵抗１６を介して
電池１７の正極と接続され、電池１７の負極は接地され
る。スタチックＲＡＭ　２ａ…２ｎの各アドレス端子Ａ
ＤＤ　はアドレスバス８と、各データ端子ＤＡＴＡはデ
ータバスと負論理の各ライトイネーブル端子＃ＷＥ　は
ライトイネーブル信号線１０と、負論理の各アウトプッ
トイネーブル端子＃ＯＥ　はアウトプットイネーブル信
号線１１と各別に接続される。

【０００３】前記電源制御回路３と接続された保護信号
線７はデコーダ回路４のゲート端子Ｇと接続される。デ
コーダ回路４の選択信号端子Ａ，Ｂ，Ｃは、プルダウン
抵抗２８ｂ　を介して接地され、また上位アドレス信号
線１２を介してアドレスバス８と接続される。負論理の
ゲート端子＃Ｇはプルダウン抵抗２８ｂ　を介して接地
され、またカードイネーブル信号線２９と接続される。 デコーダ回路４の出力端子と接続されたチップセレクト
信号線１３ａ　…１３ｎ　はスタチックＲＡＭ　２ａ…
２ｎの負論理のチップイネーブル信号端子＃ＣＥ　と各
別に接続される。ループグランド信号線１４は接地され
る。データ処理機器ＤＡ側には、半導体記憶装置１に設
けた図示しない接続用端子を介して、半導体記憶装置１
内の電源入力線５、アドレスバス８、データバス９、ラ
イトイネーブル信号線１０、アウトプットイネーブル信
号線１１及びカードイネーブル信号線２９と接続される
電源入力線５、アドレスバス８、データバス９、ライト
イネーブル信号線１０アウトプットイネーブル信号線１
１及びカードイネーブル信号線２９が内蔵され、カード
処理機器ＤＡに内蔵された電源入力線５は電源ＶＣ　と
接続される。

【０００４】また半導体記憶装置１内のループグランド
信号線１４の各端部は半導体記憶装置１に設けた接続用
端子１８ａ，１８ｂ　と接続される。データ処理機器Ｄ
Ａには、接続用端子１８ａ，１８ｂ　と接続、切離しが
可能な接続用端子１８ｃ，１８ｄ　が設けられており、
夫々はグランド信号線３０ａ，３０ｂ　と接続されてい
る。一方のグランド信号線３０ａ　はノア回路１９の一
側入力端子及びプルアップ抵抗２０ａ　を介して電源Ｖ
Ｃ　と接続され、他方のグランド線３０ｂ　はノア回路
１９の他側入力端子及びプルアップ抵抗２０ｂ　を介し
て電源ＶＣ　と接続される。ノア回路１９の出力端子は
接離信号線２１と接続される。前記接続用端子１８ａ，
１８ｂ　は、それ以外の回路と接続された図示しない接
続用端子より半導体記憶装置１の接離方向に最も短寸に
形成されており、その前端は、それ以外の回路と接続さ
れた図示しない接続用端子の前端より後方に位置してい
て、半導体記憶装置１をデータ処理機器ＤＡに接続する
ときは最後に接続され、切離すときは最初に切離される
構造となっている。

【０００５】次にこの半導体記憶装置の動作を説明する
。いま、データ処理機器ＤＡに半導体記憶装置１を接続
すると、電源ＶＣ　の電圧が電源入力線５を介して電源
制御回路３に与えられ、電源入力線５の電圧が所定値に
達すると電源制御回路３が導通して、電源入力線５の電
圧が内部電源線６に与えられる。また電源制御回路３は
保護信号線７にＨレベルの信号を出力して、デコーダ回
路４のゲート端子＃Ｇに与える。それによりデコーダ回
路４はイネーブル状態になる。この状態で、データ処理
機器ＤＡは、上位アドレス信号線１２により、アクセス
するスタチックＲＡＭ　２ａ…２ｎを選択し、選択した
スタチックＲＡＭ　に対してデータの読出し、書込みが
可能になる。一方、電源入力線５の電圧が所定値に達し
ていない場合は、電源制御回路３が非導通になって、電
源入力線５の電圧が内部電源線６に与えられなくなり、
電源制御回路３は保護信号線７にＬレベルの信号を出力
し、デコーダ回路４はディセーブル状態になる。そして
スタチックＲＡＭ　２ａ…２ｎには、電池１７から電流
制限抵抗１６，　ダイオード１５及び内部電源線６を介
して電圧が与えられて、スタチックＲＡＭ　２ａ…２ｎ
の記憶データを保護する。またノア回路１９の各入力端
子が、接続用端子１８ｃ，１８ｄ　と１８ａ，１８ｂ　
を介して接地されて、接離信号線２１はＬレベルになる
。それによりデータ処理機器ＤＡは、半導体記憶装置１
の接続状態を検出する。

【０００６】次に半導体記憶装置１をデータ処理機器Ｄ
Ａから切離した場合には、接続用端子１８ａ，１８ｂ　
と１８ｃ，１８ｄ　とが切離されてノア回路１９の各入
力端子には、電源ＶＣ　の電圧がプルアップ抵抗２０ａ
，２０ｂ　を各別に介して与えられ、ノア回路１９の論
理が成立して、接離信号線２１はＨレベルになる。それ
によりデータ処理機器ＤＡは半導体記憶装置１が切離し
状態にあることを検出する。なお、接続用端子１８ａ，
１８ｂ　の一方が切離された場合もノア回路１９の一方
の入力端子がＨレベルになり、データ処理機器ＤＡは、
半導体記憶装置１が切離し状態にあることを検出する。 即ち、この接離信号線２１の信号レベルに応じて半導体
記憶装置１の接続、切離しの状態を検出し、データ処理
機器ＤＡ内における各種制御を行う。

【０００７】

【発明が解決しようとする課題】前述したように、従来
の半導体記憶装置１はデータ処理機器ＤＡとの接続状態
を、データ処理機器ＤＡ側で検出しており、半導体記憶
装置１側では検出していない。そのため、半導体記憶装
置１をデータ処理機器ＤＡから切離すときには、接続用
端子１８ａ，１８ｂ　と１８ｃ，１８ｄ　とが先ず切離
されて、データ処理機器ＤＡ側は、切離されたことを検
出し、スタチックＲＡＭ　２ａ…２ｎへのアクセスを禁
止する。しかし、そのときには電源入力線５を介して半
導体記憶装置１に電源ＶＣ　が接続されており、カード
イネーブル信号線２９が切離されるときには、その接続
用端子にチャタリングが発生してＬレベル又はＨレベル
に変化して、スタチックＲＡＭ　２ａ…２ｎに誤った書
込みが行われて記憶データを変化させる虞れがある。ま
た半導体記憶装置１をデータ処理機器ＤＡに接続すると
きも、カードイネーブル信号線２９にはチャタリングが
生じて、データの誤った書込みをする虞れがあるという
問題がある。本発明は斯かる問題に鑑み、半導体記憶装
置をデータ処理機器に対し接続、切離しをする場合に、
半導体メモリにデータの誤った書込みをする虞れがない
半導体記憶装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】第１発明に係る半導体記
憶装置は、データ処理機器に接続するときには最後にデ
ータ処理機器に接続され、切離すときには最初にデータ
処理機器から切離される接続用端子と、この接続用端子
の接続状態を検出する接続状態検出回路とを備えて、接
続状態検出回路の検出信号に関連して半導体メモリのア
クセスを可能、不可能にする構成にする。第２発明の半
導体記憶装置は、データ処理機器と接続又は切離した時
点から所定時間遅れて接続状態検出回路が検出信号を出
力する構成にする。

【０００９】

【作用】第１発明では、データ処理機器に半導体記憶装
置を接続する場合、接続用端子が最後に接続状態になり
、半導体記憶装置に設けた接続状態検出回路が接続状態
を検出して、検出信号を出力する。この検出信号により
半導体メモリのアクセスを可能にする。データ処理機器
から半導体記憶装置を切離す場合、接続用端子が最初に
切離され、半導体記憶装置に設けた接続状態検出回路が
、切離し状態を検出して、検出信号を出力する。この検
出信号により半導体メモリのアクセスを不可能にする。 これにより、半導体記憶装置側で半導体メモリのアクセ
スを可能、不可能にできて、データの誤った書込みをす
ることがない。第２発明では、データ処理機器に、半導
体記憶装置を接続、切離しをした時点から、所定時間遅
れて、接続状態検出回路が接続、切離しに応じた検出信
号を出力する。この検出信号により半導体メモリのアク
セスを可能、不可能にする。これにより、半導体メモリ
をアクセス中に、半導体記憶装置をデータ処理機器から
切離しても半導体メモリの記憶データは保護される。

【００１０】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体記憶装置の要部構成
を示すブロック図である。半導体記憶装置１は、データ
処理機器ＤＡと接続されるカードイネーブル信号線２９
を備え、また図示していない電源制御回路　（図３参照
）　と接続する保護信号線７及び図示しないアドレスバ
スと接続する上位アドレス信号線１２を備えている。な
お、図３に示した半導体記憶装置と同様にデータ処理機
器ＤＡと接続される電源入力線、アドレスバス、データ
バス、ライトイネーブル信号線、アウトプットイネーブ
ル信号線を備えており、また電源制御回路、複数のスタ
チックＲＡＭ　及び電池等を備えているが、便宜上省略
してある。保護信号線７はデコーダ回路４の一方のゲー
ト端子Ｇと接続され、上位アドレス信号線１２はデコー
ダ回路４の選択信号端子Ａ，Ｂ，Ｃと接続される。カー
ドイネーブル信号線２９はデコーダ回路４の負論理のゲ
ート端子＃Ｇと接続される。デコーダ回路４の出力端子
は、図示しないスタチックＲＡＭ　の負論理のチップイ
ネーブル信号端子と接続されるチップセレクト信号線１
３ａ　…１３ｎ　と接続される。

【００１１】半導体記憶装置１の一側端縁側には接続用
端子１８ａ，１８ｂ　を設けている。この接続用端子１
８，１８ｂの先端は、カードイネーブル信号線２９及び
ライトイネーブル信号線等が各別に接続される接続用端
子の先端より半導体記憶装置２の内側に位置させて形成
されている。それにより、半導体記憶装置１をデータ処
理機器ＤＡに接続する場合には、他の接続用端子より遅
れて、最後にデータ処理機器ＤＡに設けた接続用端子１
８ｃ，１８ｄ　と接続され、データ処理機器ＤＡから半
導体記憶装置１を切離す場合には、他の接続用端子より
早く、最初にデータ処理機器ＤＡの接続用端子１８ｃ，
１８ｄ　と切離されるようになっている。

【００１２】接続用端子１８ａ　は接続状態検出回路た
るホトカプラ２２ａ　の発光ダイオードＰＤ１を介して
接地され、接続用端子１８ｂは接続状態検出回路たるホ
トカプラ２２ｂ　の発光ダイオードＰＤ２　を介して接
地される。発光ダイオードＰＤ１　が発光した光を受光
するホトトランジスタＰＴ１　のコレクタは電源ＶＣ　
と接続され、エミッタは抵抗２３ａ　を介して接地され
る。発光ダイオードＰＤ２　が発光した光を受光するホ
トトランジスタＰＴ２　のコレクタは電源ＶＣ　と接続
され、エミッタは抵抗２３ｂ　を介して接地される。 またホトトランジスタＰＴ１　のエミッタはアンド回路
２４の一側入力端子と、ホトトランジスタＰＴ２　のエ
ミッタはアンド回路２４の他側入力端子と接続される。 アンド回路２４の出力端子は内部接離信号線２６を介し
て前記デコーダ回路４の他側のゲート端子Ｇと接続され
、抵抗２５を介して接地される。

【００１３】データ処理機器ＤＡ側には、半導体記憶装
置１に設けたカードイネーブル信号線、ライトイネーブ
ル信号線等が図示しない接続用端子と接続される図示し
ない接続用端子が設けられている。また前記接続用端子
１８ａ，１８ｂ　と各別に接続する接続用端子１８ｃ，
１８ｄ　が設けられている。接続用端子１８ｃ　はノア
回路１９の一側入力端子及び抵抗２０ａ　を介して電源
ＶＣ　と接続される。接続用端子１８ｄ　はノア回路１
９の他側入力端子及び抵抗２０ｂ　を介して電源ＶＣ　
と接続される。ノア回路１９の出力端子は接離信号線２
１と接続される。

【００１４】次にこのように構成した半導体記憶装置１
の動作を説明する。いま、半導体記憶装置１をデータ処
理機器ＤＡと接続するとき、接続用端子１８ａ，１８ｂ
　と１８ｃ，１８ｄ　とが接続されるまでに、他の接続
用端子が接続される。そしてデータ処理機器ＤＡ内の電
源ＶＣ　により電源入力線に電圧が供給される。そして
電源入力線の電圧が所定値に達すると、図示しない電源
制御回路が導通し、図示しない複数のスタチックＲＡＭ
　に電源ＶＣ　の電圧を供給する。そして電源制御回路
は、保護信号線７をＨレベルにする。このように半導体
記憶装置１がデータ処理機器ＤＡと接続される過程では
、カードイネーブル信号線２９にはチャタリングが発生
するが、接続用端子１８ａ，１８ｂ　と１８ｃ，１８ｄ
　との接続が遅れているから、ホトカプラ２２ａ，２２
ｂ　から接続状態に対応した検出信号が得られず、それ
により内部接離信号線２６はＬレベルで、デコーダ回路
４はディセーブル状態であり、そのチップセレクト信号
線１３ａ　…１３ｎ　は全てＬレベルであって、スタチ
ックＲＡＭ　にはチャタリングの影響がなく、スタチッ
クＲＡＭ　のアクセスが不可能であり、スタチックＲＡ
Ｍの記憶データを保護できる。

【００１５】その後、接続用端子１８ａ，１８ｂ　がデ
ータ処理機器ＤＡの接続用端子１８ｃ，１８ｄ　と接続
されると、データ処理機器ＤＡの電源ＶＣ　から接続用
端子１８ｃ，１８ｄ　及び１８ａ，１８ｂ　を通ってホ
トダイオードＰＤ１，ＰＤ２　に電流が流れて、ホトダ
イオードＰＤ１，ＰＤ２　が発光し、その光を受光して
ホトトランジスタＰＴ１，ＰＴ２　が導通する。そうす
ると、ホトトランジスタＰＴ１，ＰＴ２　のエミッタは
Ｈレベルになり、アンド回路２４の論理が成立して内部
接離信号線２６がＨレベルになり、デコーダ回路４はイ
ネーブル状態になって、データ処理機器ＤＡはスタチッ
クＲＡＭ　に対しアクセスが可能になる。

【００１６】次に、データ処理機器ＤＡから半導体記憶
装置１を切離す場合、半導体記憶装置１が切離される過
程では、先ず最初に接続用端子１８ａ，１８ｂ　が接続
用端子１８ｃ，１８ｄから切離される。そうすると、デ
ータ処理機器ＤＡの電源ＶＣ　からのホトダイオードＰ
Ｄ１，ＰＤ２　の電流が遮断され、ホトトランジスタＰ
Ｔ１，ＰＴ２　は非導通になり、ホトトランジスタＰＴ
１，ＰＴ２　のエミッタはＬレベルになる。それにより
、アンド回路２４の論理が不成立になって、内部接離信
号線２６はＬレベルになる。そしてデコーダ回路４はデ
ィセーブル状態になり、スタチックＲＡＭ　のアクセス
が不可能になる。そのようにして、接続用端子１８ａ，
１８ｂ　と１８ｃ，１８ｄ　とが切離された後に、カー
ドイネーブル信号線２９及びライトイネーブル信号線等
が各別に接続されている接続用端子が切離される。この
ときにカードイネーブル信号線２９にはチャタリングが
発生するが、既にデコーダ回路４がディセーブル状態に
あるから、スタチックＲＡＭは何らチャタリングの影響
をうけず、スタチックＲＡＭ　のデータを保護できる。 なお半導体記憶装置１がデータ処理機器ＤＡから完全に
切離された後は、半導体記憶装置１内の電池の電圧によ
りスタチックＲＡＭ　のデータを保護する。

【００１７】このように、半導体記憶装置１とデータ処
理機器ＤＡとの接続、切離しの状態を検出する接続状態
検出回路を、半導体記憶装置１内に設けて、半導体記憶
装置１とデータ処理機器ＤＡとの接続又は切離しが行わ
れる過程では、スタチックＲＡＭ　へのアクセスを不可
能にするようにしたから、半導体記憶装置１の接続、切
離しの過程でカードイネーブル信号線２９にチャタリン
グが発生しても、その影響によりスタチックＲＡＭ　が
アクセスされる虞れは全くない。それにより、スタチッ
クＲＡＭの記憶データを確実に保護することになる。

【００１８】図３は第２発明の半導体記憶装置における
接続状態検出回路のブロック図である。２つのホトトラ
ンジスタの各エミッタと接続されるアンド回路２４の各
入力端子は、コンデンサ３１ａ，３１ｂ　を各別に介し
て接地される。それ以外の回路構成は図１に示す半導体
記憶装置と同様に構成する。このようにすると、データ
処理機器に対し、半導体記憶装置を接続、切離しをする
場合　（図１参照）　、データ処理機器内の接離信号線
及び半導体記憶装置内の内部接離信号線２６で夫々得ら
れる信号に時間差を与えることができる。

【００１９】即ち、半導体記憶装置をデータ処理機器か
ら切離した場合には、データ処理機器内の接離信号線及
びアンド回路２４の各入力端子が直ちにＨレベルになる
。 そしてデータ処理機器ＤＡはスタチックＲＡＭ　のアク
セスを不可能にする。一方、半導体記憶装置内のコンデ
ンサ３１ａ，３１ｂが放電するまでアンド回路２４の出
力信号が反転せず、所定時間内遅れて内部接離信号線２
６がＬレベルになり、それによってデコーダ回路がディ
セーブル状態になる。したがって、スタチックＲＡＭ　
をアクセス中に半導体記憶装置をデータ処理機器から切
離してもスタチックＲＡＭ　の記憶データを確実に保護
できる。なお、本実施例ではスタチックＲＡＭ　にデー
タを記憶したが、他の記憶素子を使用してもよいのは勿
論である。更に、本発明では内部接離信号線の信号をデ
コーダ回路のゲート端子に与えたが、別の用途に使用す
ることもできる。

【００２０】

【発明の効果】以上詳述したように第１発明は半導体記
憶装置に、接続時には最後に接続され、切離し時には最
初に切離される接続用端子と、データ処理機器に対する
接続、切離しを検出する接続状態検出回路とを設けたの
で、データ処理機器に対し半導体記憶装置を接続、切離
しをする過程で発生するチャタリングにより、半導体メ
モリにデータを誤って書込む虞れがなく、高信頼性の半
導体記憶装置を提供できる。またデータ処理機器側の電
源から給電しているときに、半導体記憶装置の切離しが
できるため、データ処理機器のインタフェイス回路が簡
単になる。第２発明によれば、半導体メモリのアクセス
中に半導体記憶装置をデータ処理機器から切離しても、
半導体メモリの記憶データを確実に保護できる等の優れ
た効果を奏する。

【図面の簡単な説明】

【図１】データ処理機器に接続した第１発明に係る半導
体記憶装置の要部構成を示すブロック図である。

【図２】第２発明の半導体記憶装置における接続状態検
出回路の要部構成を示すブロック図である。

【図３】データ処理機器に接続した従来の半導体記憶装
置の要部構成を示すブロック図である。

【符号の説明】

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体メモリを内蔵しており、データ
   処理機器に対して接続、切離しが可能な半導体記憶装置
   において、接続時には最後にデータ処理機器と接続され
   、切離し時には最初にデータ処理機器から切離される接
   続用端子と、該接続用端子に接続されその接続状態を検
   出する接続状態検出回路とを備え、前記接続状態検出回
   路の検出信号に関連して前記半導体メモリのアクセスを
   可能、不可能になすべく構成してあることを特徴とする
   半導体記憶装置。
2. 【請求項２】　　前記データ処理機器と接続、切離しを
   した時点から所定時間遅れて、前記接続状態検出回路が
   検出信号を出力する構成としてある請求項１に記載の半
   導体記憶装置。