JPS5990280A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
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- JPS5990280A JPS5990280A JP57197719A JP19771982A JPS5990280A JP S5990280 A JPS5990280 A JP S5990280A JP 57197719 A JP57197719 A JP 57197719A JP 19771982 A JP19771982 A JP 19771982A JP S5990280 A JPS5990280 A JP S5990280A
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- JP
- Japan
- Prior art keywords
- memory
- line
- signal
- power supply
- circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は活線挿抜が要求される装置におけるインターフ
ェース回路に関する。
ェース回路に関する。
パーソナルコンビーータ等の小形情報処理装置において
、外部記憶装置として、あるいは王記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリハッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリパンクはコネクタを介して本体と接続あるいは
取り（はずしかできる様に構成される。
、外部記憶装置として、あるいは王記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリハッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリパンクはコネクタを介して本体と接続あるいは
取り（はずしかできる様に構成される。
ところで、従来、本体にメモリパックを活線挿抜（本体
の電源をＯＮにしたｉｔでメモリパックをコネクタに挿
入したり抜いたシする）する場合、電源を投入したまま
の状態でメモリパックを抜き差しする状態ではコネクタ
ピンの接触状態をあてにすることはできない。即ち、活
線挿抜時の本体インターフェースとのコネクタビンの接
続状態（順序）は、メモリパンクの挿入時の傾き、ある
いは早さによりランダムとなってしまう。
の電源をＯＮにしたｉｔでメモリパックをコネクタに挿
入したり抜いたシする）する場合、電源を投入したまま
の状態でメモリパックを抜き差しする状態ではコネクタ
ピンの接触状態をあてにすることはできない。即ち、活
線挿抜時の本体インターフェースとのコネクタビンの接
続状態（順序）は、メモリパンクの挿入時の傾き、ある
いは早さによりランダムとなってしまう。
活線挿抜時、本体よシ供給される信号のうち”かなめ”
となる選択信号（デバイスセレクト）はネガティブ（無
信号）状態となっている。しかしながら信号線のうちの
何本か、例えば、データライン、アドレスライン、ＲＥ
ＡＤ／ＷＲＩＴＥ ラインはアクティブのまま出力さ
れているものがある。
となる選択信号（デバイスセレクト）はネガティブ（無
信号）状態となっている。しかしながら信号線のうちの
何本か、例えば、データライン、アドレスライン、ＲＥ
ＡＤ／ＷＲＩＴＥ ラインはアクティブのまま出力さ
れているものがある。
この場合、電源やグランドの接続が確保されないので異
常現象が起こる。
常現象が起こる。
例えば、アクティブな信号が先に接続されると、この信
号ラインを経由し、プルアップ抵抗を通り電源回路に電
流が流れ込み電圧が中途半端に持ち上ってし葦い保睦慨
能が慟らかなくなってしまう。
号ラインを経由し、プルアップ抵抗を通り電源回路に電
流が流れ込み電圧が中途半端に持ち上ってし葦い保睦慨
能が慟らかなくなってしまう。
又、入力ゲートの内部を見るとクランプダイオード等が
入っているので倍電圧整流現象も起こシ場合によっては
電＃、電圧が５ボルト以上に持ち上ってしまうこともあ
る。
入っているので倍電圧整流現象も起こシ場合によっては
電＃、電圧が５ボルト以上に持ち上ってしまうこともあ
る。
本発明は上記欠点に鑑みてなされたもので、１、活線挿
抜が要求される装置においてデータの完全な保護を目さ
すと共に、外向きにダイオードを挿入することにより、
逆流によって生じる異常現象を防いだインターフェース
回路を提供することを目的とする。
抜が要求される装置においてデータの完全な保護を目さ
すと共に、外向きにダイオードを挿入することにより、
逆流によって生じる異常現象を防いだインターフェース
回路を提供することを目的とする。
本発明は流入電流を防止するため外向きにダイオードを
挿入したものである。ダイオードを入れると正常時入力
信号が”ＬＯＷ”から”１（ｉＧＨ” になる場合、ダ
イオードが逆バイアスとなり、ラインがカットオンされ
てし壕うが、各々のプルアンプ抵抗によシミ圧は上昇す
るので問題は生じない。
挿入したものである。ダイオードを入れると正常時入力
信号が”ＬＯＷ”から”１（ｉＧＨ” になる場合、ダ
イオードが逆バイアスとなり、ラインがカットオンされ
てし壕うが、各々のプルアンプ抵抗によシミ圧は上昇す
るので問題は生じない。
このことにより異常現象を防ぐことができる。
以下、図面を使用して本発明に関し詳述する。
第１図は本発明が実現されるメモリバックの円°都構成
を機能ブロックにて示したものである。
を機能ブロックにて示したものである。
図において、１はメモリ部でありパンテリバックアンプ
を行なう関係上、消費電力の少ないＣＭＯ８が使用され
る。２はこのメモリ部１をコントロールするメモリ制御
回路であって、データ・アドレスライト・チップイネー
ブル（ＣＥ）等各種メモリコントロール信号生成のため
の回路が含まれる。
を行なう関係上、消費電力の少ないＣＭＯ８が使用され
る。２はこのメモリ部１をコントロールするメモリ制御
回路であって、データ・アドレスライト・チップイネー
ブル（ＣＥ）等各種メモリコントロール信号生成のため
の回路が含まれる。
３は電源電圧監視回路である。上述した様に活線挿抜を
行なう場合、本体電源を投入した筐まの状態でメモリバ
ックを抜き差しする途中ではコネクタビンの接触状態を
あてにすることはできない。
行なう場合、本体電源を投入した筐まの状態でメモリバ
ックを抜き差しする途中ではコネクタビンの接触状態を
あてにすることはできない。
従がって、電源監視回路３はメモリパンクの挿入が光子
してから一定時間待った後動作許ｂ」される様にして誤
動作を防ぎ、抜去が始まったら直ちに動作を禁止し誤動
作を防ぐと共に内部状態、記憶の保護を行なう。詳細は
後述する。
してから一定時間待った後動作許ｂ」される様にして誤
動作を防ぎ、抜去が始まったら直ちに動作を禁止し誤動
作を防ぐと共に内部状態、記憶の保護を行なう。詳細は
後述する。
４はスイッチ回路でる６゜スイッチ回路４は本体側から
電源ライン１０を介して伝達される電源とバックアップ
用電池６による電源の切替えを行なうための回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。７はゲート回路である
。ゲート回路７は電源電圧監視回路３から得られる信号
（ライン１２）Ｋよりメモリ部１に供給される制御信号
の一部をケートする。
電源ライン１０を介して伝達される電源とバックアップ
用電池６による電源の切替えを行なうための回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。７はゲート回路である
。ゲート回路７は電源電圧監視回路３から得られる信号
（ライン１２）Ｋよりメモリ部１に供給される制御信号
の一部をケートする。
尚、ライン１１はメモリ部１の電源ライン、ライン１２
は本体とのインターフェースラインであって評しくけデ
ータ及び制御ラインから成る。又、メモリ制御部２はラ
イン１１を介して供給される電源により動作する様に構
成される。これについても詳細は後述する。
は本体とのインターフェースラインであって評しくけデ
ータ及び制御ラインから成る。又、メモリ制御部２はラ
イン１１を介して供給される電源により動作する様に構
成される。これについても詳細は後述する。
第２図は第１図に示した各機能ブロックの具体同回路構
成を示す図である。
成を示す図である。
図において、４１・４２はダイオードである。ダイオー
ド４１・４２は電源２イン１０を介して供給きれるＶｃ
ｃとバックアップ用電池６１出力との切替え全自動的に
行なうものであり、メモリバックが本体に挿入されてい
るときにはダイオード４１が、本体と切離されていると
きにはダイオード４２がそれぞれＯＮとなり、電源Ｖｃ
ｃ及びＶＤＤ をメモリ１ならびにメモリ制御回路２１
へ供給している。電源ＶＤＤはライン１１を介してメモ
リ制御回路２１、 メモリ１へ供給される。この電圧
はメモリパンクを本体へ挿入したとき、はぼＶ ｃ ｃ
と同じ電圧（＋５Ｖ）となり、その他はバックアップ用
電池６１の持つ電圧（２〜３Ｖ）と等しくなる。
ド４１・４２は電源２イン１０を介して供給きれるＶｃ
ｃとバックアップ用電池６１出力との切替え全自動的に
行なうものであり、メモリバックが本体に挿入されてい
るときにはダイオード４１が、本体と切離されていると
きにはダイオード４２がそれぞれＯＮとなり、電源Ｖｃ
ｃ及びＶＤＤ をメモリ１ならびにメモリ制御回路２１
へ供給している。電源ＶＤＤはライン１１を介してメモ
リ制御回路２１、 メモリ１へ供給される。この電圧
はメモリパンクを本体へ挿入したとき、はぼＶ ｃ ｃ
と同じ電圧（＋５Ｖ）となり、その他はバックアップ用
電池６１の持つ電圧（２〜３Ｖ）と等しくなる。
本発明実施例では、パンテリバックアンプの範囲を広く
しメモリ１のみならずメモリ制御回路２１も含めている
。メモリ制御回路２１はＣＭＯ８累子で構成され、バッ
テリバソクアノプ時これらの素子はスタンバイ状態とな
って０Ｎ１０ＦＦが固定されることにより非常に少ない
リーク電流が流れる。
しメモリ１のみならずメモリ制御回路２１も含めている
。メモリ制御回路２１はＣＭＯ８累子で構成され、バッ
テリバソクアノプ時これらの素子はスタンバイ状態とな
って０Ｎ１０ＦＦが固定されることにより非常に少ない
リーク電流が流れる。
従がってバッテリの寿命にはほとんど影響を与えること
をなくすることができる。
をなくすることができる。
このと＠、ｃｈｒｏｓ紫子はスタンバイされているが、
素子内部はＧＮＤ又は電源のどちらかを低インピーダン
スにスイッテングされているので回路自体は低インピー
ダンスに保た扛る。
素子内部はＧＮＤ又は電源のどちらかを低インピーダン
スにスイッテングされているので回路自体は低インピー
ダンスに保た扛る。
メモリ１ｔｉｌＪｔ１回路２１はアドレスのデコード、
ライト・イネーブル信号の発生、データの切替え等メモ
リ制御に必要な信号の発生・処理を行なう。
ライト・イネーブル信号の発生、データの切替え等メモ
リ制御に必要な信号の発生・処理を行なう。
２２はメモリ１へ送出されるＣＥ を制御する信号を
反転するインバータでわる。インバータ２２出力はナン
トゲート７１の一入力端子へ供給される。
反転するインバータでわる。インバータ２２出力はナン
トゲート７１の一入力端子へ供給される。
ナントゲート７１の他方の入力端子へはメモリ制御回路
２１出力及び後述する電源電圧監視回路３よシ出力され
る動作許可信号（ライン１２）が供給されておシ、この
ゲート７１によりメモリ１に対し供給されるＣＥ（＠号
を制御する。ライン１２を伝播する信号は電源電圧監視
回路３の出力であり、Ｖｃｃが正常（＋５Ｖ）のときに
は”ｆ（ＩＧＨ”レベル、その他の時にはＬＯＷ”レベ
ルとなる。ライン１３を伝播する信号はメモリ制御回路
２１の出力でアドレスをデコードしたものでおる。又、
ライン１４を伝播する信号は同じくメモリ制御回路２１
から出力爆れる信号で、データ・シイトイネーブル・ア
ドレス等ＣＥ佃号を除く、メモリ制御のために必要な信
号を全て含む。ライン１６・１８も同様である。ライン
１７はＣ８信号が伝播し、 メモリ１のＲＥＡＤ／ＷＲ
１１’Ｅ時のみ″ＬＯＷ’″レベルとなり、その他の場
曾（活線挿抜時も含む）は°’ＨＩＧＨ”レベルかフロ
ーティングの状態にある。ライン１９も同様である。ラ
イン１５を伝播する信号はその信号を反転させたもので
、メモリ１のＲＥＡＤ／ＷＲＩＴＥ時にはバンクアップ
用電池６１としては本体電源Ｖｃｃよシ低電圧で且つメ
モリデータを保持するのに最小限の電圧値のものが使用
される。
２１出力及び後述する電源電圧監視回路３よシ出力され
る動作許可信号（ライン１２）が供給されておシ、この
ゲート７１によりメモリ１に対し供給されるＣＥ（＠号
を制御する。ライン１２を伝播する信号は電源電圧監視
回路３の出力であり、Ｖｃｃが正常（＋５Ｖ）のときに
は”ｆ（ＩＧＨ”レベル、その他の時にはＬＯＷ”レベ
ルとなる。ライン１３を伝播する信号はメモリ制御回路
２１の出力でアドレスをデコードしたものでおる。又、
ライン１４を伝播する信号は同じくメモリ制御回路２１
から出力爆れる信号で、データ・シイトイネーブル・ア
ドレス等ＣＥ佃号を除く、メモリ制御のために必要な信
号を全て含む。ライン１６・１８も同様である。ライン
１７はＣ８信号が伝播し、 メモリ１のＲＥＡＤ／ＷＲ
１１’Ｅ時のみ″ＬＯＷ’″レベルとなり、その他の場
曾（活線挿抜時も含む）は°’ＨＩＧＨ”レベルかフロ
ーティングの状態にある。ライン１９も同様である。ラ
イン１５を伝播する信号はその信号を反転させたもので
、メモリ１のＲＥＡＤ／ＷＲＩＴＥ時にはバンクアップ
用電池６１としては本体電源Ｖｃｃよシ低電圧で且つメ
モリデータを保持するのに最小限の電圧値のものが使用
される。
本発明実施例ではメモリバックを挿入している以外の時
はメモリ制御回路２１にも電源を供給している。そのた
め、メモリ制御回路２１は静的消費電流が少ないＣＭＯ
８素子で構成されるのが望せしいし、又、電池で動作さ
せる関係からも低電圧で動作し得る６ＭＯ８が逸してい
る。
はメモリ制御回路２１にも電源を供給している。そのた
め、メモリ制御回路２１は静的消費電流が少ないＣＭＯ
８素子で構成されるのが望せしいし、又、電池で動作さ
せる関係からも低電圧で動作し得る６ＭＯ８が逸してい
る。
尚、メモリ１のＣＥ大入力’ＨＩＧ）Ｉ”レベルでスタ
ンバイ状態となりデータの保持を行ない、”ＬＯＷ”レ
ベルでメモリ１のＲＥＡＤＡＶＲＩＴＥ カニ可も巳と
なる。
ンバイ状態となりデータの保持を行ない、”ＬＯＷ”レ
ベルでメモリ１のＲＥＡＤＡＶＲＩＴＥ カニ可も巳と
なる。
ところで、活線挿抜される信号線は抜去される前は非選
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアップあ
るいはグルり゛ラン抵抗により非選択状態を安冗に継続
する様にしてやる必戟がある。プノげノブすべき信号は
ノ（ノテＩＪ／＜ツクアップ電圧によ９行ない、プルダ
ウンすべきものは本体から供給される電圧で行なうこと
により自然に成される。
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアップあ
るいはグルり゛ラン抵抗により非選択状態を安冗に継続
する様にしてやる必戟がある。プノげノブすべき信号は
ノ（ノテＩＪ／＜ツクアップ電圧によ９行ない、プルダ
ウンすべきものは本体から供給される電圧で行なうこと
により自然に成される。
図中、５３・５４は正常動作時のＨＩ ＧＨ” レベ
ルを保証するプルアップ抵抗、５５はブルターウン抵抗
である。抵抗５５はＶｃｃが本体力為ら供給されていな
いとき電源ライン１０を充分低い値に保つために用いら
れる。メモリノ＜ツクを本体へ挿入時、電源（Ｖｃｃ；
＋５Ｖ）は電源ライン１０を介して本体から供給される
。本体の電源がＯＦＦのとき、わるいはメモリパンクを
本体へ挿入していないときには抵抗５５の存在により、
はば０ボルトに保たれる。このことにより、挿抜状態を
電源電圧として短時間のうちに反映させ、これにより、
活線挿抜時のデータ保欣・制御を確実に行なう。
ルを保証するプルアップ抵抗、５５はブルターウン抵抗
である。抵抗５５はＶｃｃが本体力為ら供給されていな
いとき電源ライン１０を充分低い値に保つために用いら
れる。メモリノ＜ツクを本体へ挿入時、電源（Ｖｃｃ；
＋５Ｖ）は電源ライン１０を介して本体から供給される
。本体の電源がＯＦＦのとき、わるいはメモリパンクを
本体へ挿入していないときには抵抗５５の存在により、
はば０ボルトに保たれる。このことにより、挿抜状態を
電源電圧として短時間のうちに反映させ、これにより、
活線挿抜時のデータ保欣・制御を確実に行なう。
５１・５２は逆流防止のために設けられるダイオードで
ある。ダイオード５１・５２は活線挿抜時、インターフ
ェース信号ライン１６・１７により電源Ｖｃｃが持ち上
げられるのを防ぐ。
ある。ダイオード５１・５２は活線挿抜時、インターフ
ェース信号ライン１６・１７により電源Ｖｃｃが持ち上
げられるのを防ぐ。
活線挿抜時、本体から供給される信号のうち、６かなめ
′°となる選択信号（デバイスセレクト）はネガティブ
（無信号）状態となっている。しかし、信号線のうちの
何本か、例えばデータライン、アドレスライン、ＲＥＡ
Ｄ／ＷＲＩＴＥライン（インターフェースライン１６・
１７）はアクティブ状態のまま出力されているものがあ
る。一方、活線挿抜時、本体インターフェースとのコネ
ククビンの接続状態は装置の挿入時の傾き、早さにより
ランダムになってし甘うことは上述したとおｐであｐ１
従がって電源やグランドの接続が確保されないため異常
現象が起こることは目に見えて明らかである。これに対
処するため本発明実施例では流入電流防止用として外向
きにダイオード５１・５２を挿入している。これらダイ
オード５１・５２を挿入することにより、正常動作時、
入力信号が”ＬＯＷ”レベルから“ＨＩＧＨ” レベ
ルになる場合、ダイオード５１・５２が通バイアスとな
ジ、ライン１８・１９がカットオフさｇでし−ようが、
各々のプルアップ抵抗５３・５４により電圧は上昇する
ため、問題は兄住しない。
′°となる選択信号（デバイスセレクト）はネガティブ
（無信号）状態となっている。しかし、信号線のうちの
何本か、例えばデータライン、アドレスライン、ＲＥＡ
Ｄ／ＷＲＩＴＥライン（インターフェースライン１６・
１７）はアクティブ状態のまま出力されているものがあ
る。一方、活線挿抜時、本体インターフェースとのコネ
ククビンの接続状態は装置の挿入時の傾き、早さにより
ランダムになってし甘うことは上述したとおｐであｐ１
従がって電源やグランドの接続が確保されないため異常
現象が起こることは目に見えて明らかである。これに対
処するため本発明実施例では流入電流防止用として外向
きにダイオード５１・５２を挿入している。これらダイ
オード５１・５２を挿入することにより、正常動作時、
入力信号が”ＬＯＷ”レベルから“ＨＩＧＨ” レベ
ルになる場合、ダイオード５１・５２が通バイアスとな
ジ、ライン１８・１９がカットオフさｇでし−ようが、
各々のプルアップ抵抗５３・５４により電圧は上昇する
ため、問題は兄住しない。
次に電源電圧監視回路３につき詳紐に説明する。
第３図Ｃよ′電源電圧監視回路３による電圧監視の様子
をタイミンクチャードにて示したものである。
をタイミンクチャードにて示したものである。
図中、第２図と同一番号あるいは同一記号の付されであ
るものは第２図のそれと同様のものであるとする。
るものは第２図のそれと同様のものであるとする。
活線挿抜を行なう場合、電源を投入したままの状態でメ
モリパンクを抜き挿しする途中ではコネクタピンの接触
状態をあてにすることはできない。
モリパンクを抜き挿しする途中ではコネクタピンの接触
状態をあてにすることはできない。
従がって内部回路はメモリバックの挿入が光子してから
一定時間待った後動作許可される様にして誤動作を防き
゛、抜去が始まったら直ちに動作を宗止し、誤動作を防
ぐと共に内部状態・記憶の保映を行なう必要がある。こ
のため、本発明実施例ではコンデンサ３０２と抵抗３０
３で構成ぜれる時定数回路によりメモｌ） バンク挿入
時の遅れ時間を作り、抵抗３０６と３０７の分圧により
メモリパンクの抜去を検出し、これら信号をトランジス
タ３１０と３１１で構成されるアンド回路により動作糸
上信号を作っ℃いる。
一定時間待った後動作許可される様にして誤動作を防き
゛、抜去が始まったら直ちに動作を宗止し、誤動作を防
ぐと共に内部状態・記憶の保映を行なう必要がある。こ
のため、本発明実施例ではコンデンサ３０２と抵抗３０
３で構成ぜれる時定数回路によりメモｌ） バンク挿入
時の遅れ時間を作り、抵抗３０６と３０７の分圧により
メモリパンクの抜去を検出し、これら信号をトランジス
タ３１０と３１１で構成されるアンド回路により動作糸
上信号を作っ℃いる。
ダイオード３０１はメモリバックの再投入に備え、上記
コンデンサ３０２と抵抗３０３によシ決定される時定数
を早期に回復でせるため、コンデンサ３０２に残った電
荷を放電するために設けられる。
コンデンサ３０２と抵抗３０３によシ決定される時定数
を早期に回復でせるため、コンデンサ３０２に残った電
荷を放電するために設けられる。
尚、本発明実施例では、トランジスタ３１０・３１１と
トランジスタ３１２の様に相補型のトランジスタ（ＰＮ
Ｐに対するＮＰＵ、ＮＰＮに対するＰＮＰ） でイン
バータを構成しているが、これは同−型トランジスタで
インバータを組む場合における電源電圧の過渡期におけ
る不安定出力（）・ゲート）が出ない様にするだめのも
のである。
トランジスタ３１２の様に相補型のトランジスタ（ＰＮ
Ｐに対するＮＰＵ、ＮＰＮに対するＰＮＰ） でイン
バータを構成しているが、これは同−型トランジスタで
インバータを組む場合における電源電圧の過渡期におけ
る不安定出力（）・ゲート）が出ない様にするだめのも
のである。
いま、メモリバックを本体から外しであるとすればＶｃ
ｃ はほぼ０ボルトであり、トランジスタ３１０・３
１１・３１３は全てＯＦＦとなっている。従って、ライ
ン１２を伝播する信号は抵抗３１４の存在により”ＬＯ
Ｗ”レベルである。Ｃ３（Ｃｈｉｐ Ｓｅ −１ｅｃｅ
）信号ライン１７はそのときフローティングの状態に
あり、ライン１９を伝播する信号は抵抗５４ど電源ＶＤ
Ｄにより”ＨＩＧＨ”レベルとなり、従がってインバー
タ２２を介しライン１５を、伝播する信号はＬＯＷ”レ
ベルとなる。ゲート７１はナントゲートで構成されるた
め、その入力のうち１つ以上が’ＬＯＷ”レベルである
と、その出力はＨＩ ＧＨ”レベルとなり、従がってメ
モリ部１はスタンバイ状態に保たれデータは保持される
。
ｃ はほぼ０ボルトであり、トランジスタ３１０・３
１１・３１３は全てＯＦＦとなっている。従って、ライ
ン１２を伝播する信号は抵抗３１４の存在により”ＬＯ
Ｗ”レベルである。Ｃ３（Ｃｈｉｐ Ｓｅ −１ｅｃｅ
）信号ライン１７はそのときフローティングの状態に
あり、ライン１９を伝播する信号は抵抗５４ど電源ＶＤ
Ｄにより”ＨＩＧＨ”レベルとなり、従がってインバー
タ２２を介しライン１５を、伝播する信号はＬＯＷ”レ
ベルとなる。ゲート７１はナントゲートで構成されるた
め、その入力のうち１つ以上が’ＬＯＷ”レベルである
と、その出力はＨＩ ＧＨ”レベルとなり、従がってメ
モリ部１はスタンバイ状態に保たれデータは保持される
。
本体にメモリパンクを差し込むときには信号線１６・１
７電源ライン１０及びＧＮＤライン２０のどれが最初に
本体に接続され、又どれが最後に接続されるかは上述し
た如く不明である。活線挿抜時、本体側から送出される
Ｃ８信号は“ＨＩＧ）Ｌ”レベルになっている。
７電源ライン１０及びＧＮＤライン２０のどれが最初に
本体に接続され、又どれが最後に接続されるかは上述し
た如く不明である。活線挿抜時、本体側から送出される
Ｃ８信号は“ＨＩＧ）Ｌ”レベルになっている。
電源・ＧＮＤが接続されるとＶ ｃ ｃ ラインの電位
カニ上昇し、トランジスタ３１０はＶｃｃがある設定点
に達するとＯＮし、その後遅れて（この遅れ時間は抵抗
３０３・３０４・３０５、コンデンサ３０２により決定
）トランジスタ３１１がＯＮする。トランジスタ３１０
・３１１の両方がＯＮするとトランジスタ３１３がＯＮ
し、トランジスタ３１３のコレクタ出力（ライン１２）
はほぼＶｃｃの電圧と等しくなり、ゲート７１を介して
本体からのメモリアクセスが可能になる。
カニ上昇し、トランジスタ３１０はＶｃｃがある設定点
に達するとＯＮし、その後遅れて（この遅れ時間は抵抗
３０３・３０４・３０５、コンデンサ３０２により決定
）トランジスタ３１１がＯＮする。トランジスタ３１０
・３１１の両方がＯＮするとトランジスタ３１３がＯＮ
し、トランジスタ３１３のコレクタ出力（ライン１２）
はほぼＶｃｃの電圧と等しくなり、ゲート７１を介して
本体からのメモリアクセスが可能になる。
本体からメモリ部くンクを抜くときにはＶ ｃ ｃの下
降につれてトランジスタ３１０のペース電位も下降し、
これによってトランジスタ３１０をＯＦＦさせる。トラ
ンジスタ３１０のＯＦＦにより同じくトランジスタ３１
３もＯＦＦし、従がってライン１２をＬＯＷ”レベルに
してゲート７１を閉じる。Ｖ ｃ ｃの下降に伴ないコ
ンデンサ３０２の電荷はダイオード３０１によ＃）ＶＣ
Ｃに放電される。
降につれてトランジスタ３１０のペース電位も下降し、
これによってトランジスタ３１０をＯＦＦさせる。トラ
ンジスタ３１０のＯＦＦにより同じくトランジスタ３１
３もＯＦＦし、従がってライン１２をＬＯＷ”レベルに
してゲート７１を閉じる。Ｖ ｃ ｃの下降に伴ないコ
ンデンサ３０２の電荷はダイオード３０１によ＃）ＶＣ
Ｃに放電される。
尚、電源電圧監視回路３はＶｃｃの上昇時Ｃ８信号ライ
ン１９が追従しないとき、ライン２１に正の短かい信号
が出る可能憔があるのでその不要信号の除去にも役立つ
。
ン１９が追従しないとき、ライン２１に正の短かい信号
が出る可能憔があるのでその不要信号の除去にも役立つ
。
以上説明の如く本発明によれば本体側に特別な回路を持
つことなく又、特殊な接続構造を持たずに活線挿抜が行
なえ、確実にデータ保持が可能である。本発明によれば
他に以下に列挙する効果を有する。
つことなく又、特殊な接続構造を持たずに活線挿抜が行
なえ、確実にデータ保持が可能である。本発明によれば
他に以下に列挙する効果を有する。
（１）メモリハックを活線挿抜する除電源状態を監視す
ることにより確実に有効信号を生成することができ従っ
て誤動作防止がはかれる。
ることにより確実に有効信号を生成することができ従っ
て誤動作防止がはかれる。
（２） メモリ素子のみならずメモリ周辺の制御回路
もバッテリバンクアップすることにより装置を低インピ
ーダンス状態に保ち、静電耐圧を増すことができる。
もバッテリバンクアップすることにより装置を低インピ
ーダンス状態に保ち、静電耐圧を増すことができる。
（３）逆流防止のためのダイオードを外方間に挿入する
ことでメモリパックを活線挿抜する際、抜き差しした場
合に発生する電圧異常と異常電流の廻り込みを防止でさ
る。
ことでメモリパックを活線挿抜する際、抜き差しした場
合に発生する電圧異常と異常電流の廻り込みを防止でさ
る。
（４）プルダウン抵抗の挿入により、活線挿抜の際本体
から受けている電圧を直ちに下は内部回路及びデータの
保睦ヲ確実に行ない得る。
から受けている電圧を直ちに下は内部回路及びデータの
保睦ヲ確実に行ない得る。
第１図は本発明が実現されるメモリバックの内部構成を
機能的に示したブロック図、第２図は第１図に示した各
機能ブロックの具体的回路構成を示す図、第３図は本発
明の動作を示すタイミングチャートである。 １ メモリ、２・２１ メモリ制御部、３ 電源電圧監
視回路、 ３０２・３０３ 時定欽回路、 ４−電源切替回路、４
１・４２−電源切替ダイオード、 ５ 逆流防止回路、 ５１・５２ 逆流防止ダイオード、 ５３・５４ プルアップ抵抗、 ５５ プルダウン抵抗、６・６１ 電池、７ ・ ７１
ゲート。 ５６９
機能的に示したブロック図、第２図は第１図に示した各
機能ブロックの具体的回路構成を示す図、第３図は本発
明の動作を示すタイミングチャートである。 １ メモリ、２・２１ メモリ制御部、３ 電源電圧監
視回路、 ３０２・３０３ 時定欽回路、 ４−電源切替回路、４
１・４２−電源切替ダイオード、 ５ 逆流防止回路、 ５１・５２ 逆流防止ダイオード、 ５３・５４ プルアップ抵抗、 ５５ プルダウン抵抗、６・６１ 電池、７ ・ ７１
ゲート。 ５６９
Claims (1)
- 琲活線挿抜が安来でれる装置に２いて、活線挿抜が行な
われる際、インターンエースラインの過渡的な接続状態
の経過に際し信号ラインのプルアップ抵抗を通して電源
回路に流れ込む電流により発生する異宮状悪防止のため
、電流の流れ込みを防ぐ方向にダイオードを挿入するこ
とを特徴とするインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197719A JPS5990280A (ja) | 1982-11-12 | 1982-11-12 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197719A JPS5990280A (ja) | 1982-11-12 | 1982-11-12 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990280A true JPS5990280A (ja) | 1984-05-24 |
Family
ID=16379211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197719A Pending JPS5990280A (ja) | 1982-11-12 | 1982-11-12 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317697A (en) * | 1991-07-31 | 1994-05-31 | Synernetics Inc. | Method and apparatus for live insertion and removal of electronic sub-assemblies |
| EP1779490A1 (en) * | 2004-07-14 | 2007-05-02 | Samsung Electronics Co., Ltd. | Electronic apparatus |
-
1982
- 1982-11-12 JP JP57197719A patent/JPS5990280A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317697A (en) * | 1991-07-31 | 1994-05-31 | Synernetics Inc. | Method and apparatus for live insertion and removal of electronic sub-assemblies |
| US5584030A (en) * | 1991-07-31 | 1996-12-10 | 3Com Corporation | Method and apparatus for live insertion and removal of electronic sub-assemblies |
| US5617081A (en) * | 1991-07-31 | 1997-04-01 | 3Com Corporation | Method and apparatus for live insertion and removal of electronic sub-assemblies |
| EP1779490A1 (en) * | 2004-07-14 | 2007-05-02 | Samsung Electronics Co., Ltd. | Electronic apparatus |
| EP1779490A4 (en) * | 2004-07-14 | 2008-03-19 | Samsung Electronics Co Ltd | ELECTRONIC DEVICE |
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