JPH01112456A - メモリカード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリカード回路に関し、特に、外部記憶
装置を半導体メモリに置換え、半導体メモリの持つ高速
性、低消費電力、無騒音の特長を生かした所持携帯形メ
モリカードの回路に関するものである。

〔従来の技術〕

第２図に従来のメモリカードの回路を示す。この図にお
いて、１はスタチックＲＡＭ群であり、複数のスタチッ
クＲＡＭ２を有している。３はアドレスデコーダ回路で
あり、アドレスバス信号８゜チップイネーブル信号９に
よりスタチックＲＡＭ群１の中から各スタチックＲＡＭ
２を選択するためのスタチックＲＡＭ選択信号１３を発
生する。

スタチックＲＡＭ群１には周知のチフプイネーブル信号
（ＣＥ）９．　ライトイネーブル信号（ＷＥ）１０．ア
ウトプットイネーブル信号（τＥ）１１゜及びデータバ
ス信号１２が接続される。１４は電源入力であり、シリ
ーズダイオード１６を介し内部電源１５となる。この電
源人力１４が断（遮断）状態の時または所持携帯時は電
池６が動作し、シリーズ抵抗５．保護ダイオード４を介
し内部電源１５として電流を供給する。また、７はコン
デンサ、１７はプルアップ抵抗である。なお、信号ビ。

ＣＥ、ＷＥ、ＯＥは″Ｌ３アクティブ（“Ｌ３で動作可
能）である。

第２図に示す回路は、メモリカードの回路としては必要
最小限の回路構成であり、一般に良く知られているもの
である。スタチックＲＡＭ群１の各スタチックＲＡＭ２
を選択するために、アドレスデコーダ回路３が使用され
る。このアドレスデコーダ３の出力であるスタチックＲ
ＡＭ選択信号１３は、各々対応するＲＡＭ２のチップセ
レクト信号に接続されている。すなわち、この従来のメ
モリカードの回路はＲＡＭ２の各端子信号を直接外部に
出している回路である。従って、本図に示す回路の動作
は基本的にＲＡＭ２の単体の動作に全く同一である。。

以下、この回路の動作について説明する。

まず、電源人力１４が無い場合の動作を説明する。ＲＡ
Ｍ２．アドレスデコーダ３にはシリーズ抵抗５及び保護
ダイオード４を介し電池６の電圧が供給されている。ま
た、デコーダ３の出力であるＲＡＭ選択信号１３は、チ
ップイネーブル信号９の抵抗１７が内部電源１５にプル
アップされているので全部“Ｈ３レベルにある。よって
、各ＲＡＭ２の信号９は“Ｈ”レベルとなるので、ＲＡ
Ｍ２のデータバス信号１２はフローティング状態となる
。従って、ＲＡＭ２の記憶データは消滅せず記憶を維持
することができる。

次に、端末機から電源人力１４が供給された場合の動作
を説明する。電源人力１４はシリーズダイオード１６を
介し内部電源１５に供給される。

一般的に、この時の内部電源１５の電圧は電池６よりも
大きく設定されるため、保護ダイオード４の作用により
内部電源１５と電池６とは遮断される。よって、電池６
は電流が流れないため消耗は無い。

ＲＡＭ２の読出しくリード）及び書込み（ライト）の動
作は単体のＲＡＭの動作と同一であるので、詳細な説明
は省き、以下簡単に説明する。まず、端末機からアドレ
スバス信号８が入力され、デコーダ３．ＲＡＭ２に印加
される。デコーダ３はアドレスバス信号８に対応するＲ
ＡＭ２のチップイネーブル信号（ＣＥ）９をデコードす
るが、実際に出力に出るのはデコーダ３のチップイネー
ブル信号９人力が１Ｌ″レベルの時である。今、該当の
ＲＡＭ２がデコーダ３により選択され、そのＲＡＭ２の
チップイネーブル信号σ１が“Ｌ”であるとする、ＲＡ
Ｍ２の記憶エリアにデータバス信号１２からのデータを
書込む（ライト）場合は、その信号面の“Ｌ”レベル区
間にライトイネーブル信号（ＷＥ）１０を“Ｌ”レベル
にすることで可能である。この時、アウトプットイネー
ブル信号（ＯＢ）１１は“Ｈ″レベルする。また、ＲＡ
Ｍ２の記憶エリアから読出す（リード）場合は、その信
号σ１の“し”レベル区間に信号１１を１Ｌ”レベルに
すれば可能である。この時、信号１０は“Ｈ′″レベル
とする。また、信号９を“Ｈ３レベルにすればＲＡＭ２
のデータバス（８号１２はフローティング状態となり、
読出しくリード）も書込み（ライト）もできない状態と
なる。

これらの動作は単体のＲＡＭの動作に同一であり、一般
的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点があ
る。

１）ＲＡＭ２の単体の端子信号が外部に直接露出（出力
）しており、端末機の動作状Ｓ＜電源人力１４が供給状
態）でメモリカードを挿入する場合、引抜（場合に、メ
モリカードと端末機との結合手段箇所の信号レベル不安
定さ（挿入、引抜きの瞬間を従えた時、各信号は同一レ
ベルで変化せず短時間的に差異が発生する）により、Ｒ
ＡＭ２の記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源人
力１４を断とした場合に、チップイネーブル信号９及び
ライトイネーブル信号１０が端末機側で“Ｌ”レベルで
あると、シリーズ抵抗５゜保護ダイオード４．プルアッ
プ抵抗１７を介し電池６の電流が端末機側に流出し、電
池６は瞬時に放電、消耗する。

３）基本的にＲＡＭ２の各端子信号が外部に出力してい
るために、静電気耐量はＲＡＭ２の単体の静電気耐量に
依存する。

４）所持携帯時のメモリカードの人出力インピーダンス
はＲＡＭ２．アドレスデコーダ回路３の単体のインピー
ダンスに依存し、これが−船釣には非常にハイインピー
ダンスのため、静電気耐量。

電磁界耐量は低い値となる。

５）ＲＡＭ２が増加すると信号９〜１２の各信号の入出
力容量が増加し、各信号の立上り、立下り時間が非常に
長くなり、ＲＡＭ２の単体における規格値を満足しな（
なり電気的性能が非常に劣化する。

この発明は上記のような問題点を解消するためになされ
たもので、端末機とメモリカードが活線状態（通電状態
）で接続されている時においてメモリカードを直接引抜
いたり、直接挿入したりしてもＲＡＭ等半導体メモリの
記録データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量、電磁界
耐量の高い高信頼性の大容量メモリカード回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリカード回路は、半導体メモリのア
ドレスバス、コントロールバス（チップイネーブル、ラ
イトイネーブル、アウトプットイネーブル信号）に単方
向３ステートバッファ回路を、データバスに双方向３ス
テートバッファ回路を設け、半導体メモリと端末機間を
インターフェイスし、電源入力と半導体メモリ間にシリ
ーズトランジスタを設け、メモリカードに実装されたカ
ード挿抜スイッチによりその動作／非動作を選択する電
源入力を検出する電源電圧検出回路を設け、シリーズト
ランジスタ及び単方向、双方向の３ステートバッファを
電源入力電圧が規定値以上の時は“接”　（導通）、規
定値以下の時は“断”　（遮断）とし、全端子に設けた
プルアップ抵抗をプルダウン抵抗を介して接地するよう
にしたものである。

〔作用〕

この発明においては、 １）アドレスバス信号、信号ＣＥ、　ＷＥ、　ＯＥ。

及びデータバス信号の全信号に単方向もしくは双方向の
３ステートバッファを設けることにより、半導体メモリ
の各端子信号が直接に外部へ露出することが防止され、
単品の半導体メモリと同一の電気的性能が達成できる。

２）シリーズトランジスタにより、電源入力と内部電源
とが接／断される。

３）電源電圧検出回路は、電源入力が規定値以上の正常
電圧に達した時はシリーズトランジスタ及び単方向、双
方向の３ステートバッファを接とし、規定値以下の異常
電圧の時もしくは所持携帯時にはシリーズトランジスタ
及び単方向、双方向の３ステートバッファを断とする信
号を発生し、さらにメモリカードに実装されたカード挿
抜スイッチ入力によりその接／断がコントロールされる
ことにより、端末機とメモリカードの活線状態（通電状
態）において、挿入、引抜き時における半導体メモリの
記憶データを保証し、また、電源入力の断時及び所持携
帯時において電池電流が端末機へ流出することを防止す
る。

４）所持携帯時に、単方向の３ステートバッファの入力
側及び双方向の３ステートバッファの出力側等全端子を
プルアップ、プルダウン抵抗にて接地することにより、
全端子の入出力インピーダンスが下がる。

〔実施例〕

第１図は本発明の一実施例によるメモリカード回路を示
す、この図において、１ないし１７は基本的に第４図に
同じである。信号８ないし１１は単方向３ステートバッ
ファ１８、信号１２は双方向３ステートバッファ１９を
介してＲＡＭ２に接続される。電源人力１４と内部電源
１５との間にシリーズトランジスタ２０を介し、その接
／断は電源電圧検出回路２１で行なう。この電源電圧検
出回路２１はメモリカードの内部に実装されたカード挿
抜スイッチ２３で制御可能である。なお、このカード挿
抜スイッチ２３は基本的にカード上のどの位置に取付け
ても良く、また、その信号２６は端末機のＣＰＵの割込
み端子またはＩ１０ボートへも接続される。２２はプル
ダウン抵抗、２５は分圧抵抗であり、カード挿抜スイッ
チ２３が断の時は“Ｈ”レベルになるように抵抗分割さ
れている。すなわち、抵抗２５の抵抗値をＲ１＋抵抗２
２の抵抗値をＲ２とすると、Ｒ１＜Ｒ，に設定されてい
る。カード挿抜信号２６が“Ｈ”レベルの時検出回路２
１は動作可能であり、この時に電源人力１４が印加され
、正常な電圧値に達するとトランジスタ２０は動作し、
内部電源１５に供給されると同時に、入出カバソファ接
／断信号２４は“Ｈ”レベ７１＜となり、アドレスデコ
ーダ回路３、単方向３ステートバッファ１８を接とする
。

チップイネーブル信号９はバッファ１８を介しバッファ
１９の巨端子（イネーブル端子）に接続されている。バ
ッファ１９はＥ端子が″Ｌ″レベルの時双方向の接続が
可能であり、“Ｈ”レベルの時はフローティングになり
双方向の接続が不可となる。アウトプットイネーブル信
号１１はバッファ１８を介しバッファ１９のＤＩＲ端子
（方向制御端子）に接続される。バッファ１９のＤＩＲ
端子を“Ｌ′″レベルにするとＲＡＭ２の記憶データを
読出し、“Ｈ″レベル時にＲＡＭ２にデータを書込むこ
とができる。プルダウン抵抗２２は、メモリカードを所
持携帯時信号８〜１２に接続されているプルアップ抵抗
１７を接地する。図中、信号Ｅは″Ｈ″アクティブ（“
Ｈ″で動作可能）である。

次に、本実施例の動作を以下の３つの動作モードに分け
て説明する。

動作モード１：端末機とメモリカードが接続状態にある
場合め動作 動作モード２；動作モード１からメモリカードを引抜く
場合の動作 動作モード３：端末機にメモリカードを挿入する場合の
動作 まず、動作モード１について以下説明する。

メモリカードに実装されているカード挿抜スイッチ２３
を操作し、“Ｈ”レベルを電源電圧検出回路２１に印加
する。検出回路２１は“Ｈ”レベルで動作可能である。

今端末機から電源人力１４が供給されて、その電圧が規
定値に達すると検出回路２１が動作しシリーズトランジ
スタ２０のベース電流を引込むため、このトランジスタ
２０は導通し内部電源１５に印加される。これと同時に
入出カバソファ接／断信号２４が“Ｈ”レベルとなりア
ドレスデコーダ回路３．単方向３ステートバッファ１８
に加えられ、これらはイネーブル状態となる。通常ＲＡ
Ｍ２をアクセスしない状態である時は、チップイネーブ
ル信号９＝“Ｈ”レベル、ライトイネーブル信号１０＝
“Ｈ”レベル。

アウトプットイネーブル信号１１＝″Ｈ”レベルにある
。従ってスタチックＲＡＭ選択信号１３は全て“Ｈ″レ
ベル双方向３ステートバッファ１９の百端子も“Ｈ”レ
ベルにある。この状態においてＲＡＭ２に端末機からデ
ータバス信号１２を書込む場合は以下の通りとなる。

書込みアドレスをアドレスバス信号８に与え、チップイ
ネーブル信号９を“Ｌ”レベルにすると、アドレスデコ
ーダ３は該当メモリのスタチックＲＡＭ選択信号１３を
“Ｌ”レベルにする。このＲＡＭ選択信号１３の“Ｌ”
レベル区間にライトイネーブル信号１０を“Ｌ”レベル
とすることにより、その時のデータバス信号１２をＲＡ
Ｍ２に書込むことができる。この時、アウトプットイネ
ーブル信号１１は＠Ｈ”レベルとする。次にＲＡＭ２の
記憶データを端末機へ読出す場合は読出しアドレスを信
号８に与え、信号９を“Ｌ”レベルにすると、デコーダ
３は該当メモリの信号１３を“Ｌ”レベルにする。この
“Ｌ”レベル区間に信号１１を“Ｌ″レベルすることに
より、そのアドレスに記憶されたデータを端末機に読出
すことができる。バッファ１９のＤＩＲ端子は双方向バ
ッファの方向を制御するもので、信号１１が１Ｈ”レベ
ルの時は端末機からＲＡＭ２に向き、“Ｌ”レベルの時
はＲＡＭ２から端末機に向く０以上の動作は単品のＲＡ
Ｍに同一であり、−船釣に周知の動作である。本動作モ
ードでは、内部電源１５の電圧は電池６の電圧より高い
ため、電池６は保護ダイオード４で遮断されこの電池６
の電流は流れない。

また、電源人力１４の電圧が規定値より低下した場合は
検出回路２１が作動し、直ちに入出カバソファ接／断信
号２４は“Ｌ″レベルなりトランジスタ２０は遮断され
、デコーダ３はディセイプル（非動作）となり信号１３
は全て“Ｈ″レベルなる。またバッファ１８は遮断され
、従ってバッファ１９の百端子はプルアップ抵抗１７で
プルアップされるので“Ｈ”レベルとなり、バッファ１
９はフローティングとなる。すなわち、内部電源１５は
電池６により供給されておりＲＡＭ２の記憶データは保
持される。

次に、動作モード２について以下説明する。

端末機からメモリカードを引抜く場合に、カード挿抜ス
イッチ信号２６を“Ｌ”レベルにした上で引抜（と、Ｒ
ＡＭ２の記憶データを破壊すること無く引抜くことがで
きる。信号２６を“Ｌ”レベルにすると信号１３は全て
“Ｈ”レベル、バッファ１８．１９は遮断状態となるた
め、端末機とＲＡＭ２の全端子信号は完全に遮断される
。従って、ＲＡＭ２は端末機とメモリカードとの結合部
（通常コネクタ）にお！１て引抜く瞬間に発生するレベ
ル変動０時間差等ノイズの影響を受けないため、その記
憶データは破壊することは無く、保証される。この後、
メモリカードは電源人力１４が無く、抵抗２２がプルダ
ウン（“Ｌ°レベルを維持）であるため、入出力バッフ
ァ接／断信号２４が“Ｌ”レベルとなり記憶データを保
持する。この時の内部電源１５は電池６により供給され
る。

このような場合、信号２６をメモリカードに供給すると
同時に端末機のＣＰＵの割込み端子またはＩ１０端子に
加えることにより、メモリカードのアクセス状態（書込
み、読出し）を中止することができるため、挿入、引抜
き時の誤書込み、誤読出しは完全に防止できる。

最後に、動作モード３について以下説明する。

動作モード２においてメモリカードを引抜いた状態から
、端末機へ挿入する場合の動作を以下に示す。カード挿
抜スイッチ２′３を“Ｌ゛レベル倒しておけば、端末機
とＲＡＭ２の全端子信号が完全に遮断されているので、
端末機が活線状態（通電状Ｂ）である場合にメモリカー
ドを挿入しても、記憶データは破壊されることは無く保
証される。以降の動作は、モード１．モード２に同じで
あるので省略する。

なお、上記実施例によれば半導体メモリはスタチックＲ
ＡＭとしたが、電池、シリーズ抵抗、保護ダイオードを
除けば本発明は他の半導体メモリにも適用可能である。

例えばＯＴＰ　（ワン・タイム・プログラマブル）ＲＯ
Ｍ、マスクＲＯＭ、ＥＥＰＲＯＭにおいても上記実施例
と同様の効果を達成できる。

〔発明の効果〕

以上のように、本発明に係るメモリカー、ド回路によれ
ば、以下に示す効果がある。

１）半導体メモリの全端子信号を単方向、双方向バッフ
ァを介して端末機と接続したので、多数の半導体メモリ
を使用しても単品と同じ電気特性を達成できる。

２）電源入力と半導体メモリ間にシリーズトランジスタ
を設け、メモリカードに実装されたカード挿抜スイッチ
の信号により制御され電源入力を検出する電源電圧検出
回路を設け、前記シリーズトランジスタ及び上記バッフ
ァを電源入力が規定値以上の時は接、規定値以下の時は
断とするようにしたので、端末機と半導体メモリを前記
バッファで遮断でき、端末機が活線状態にある場合にメ
モリカードの挿入、引抜きを行っても記憶データが破壊
することを防止でき、また、電池電流が端末機に流出す
ることを防止できる。さらに、半導体メモリのアクセス
中であってもそのアクセスを中断することが可能となり
誤書込み、誤読出しも防止できる。

３）所持携帯時にメモリカードの入出力端子をプルアン
プ、プルダウン抵抗で接地するので、入出力インピーダ
ンスは単体の半導体メモリに比較し格段に小さくなり、
静電気耐量、電磁界耐量は格段に向上する。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図は従来のメモリカード回路を示す図である
。 １はスタチックＲＡＭ群、２はスタチックＲＡＭ、３は
アドレスデコーダ回路、４は保護ダイオード、５はシリ
ーズ抵抗、６は電池、７はコンデンサ、８はアドレスバ
ス信号、９はチップイネーブル信号、１０はライトイネ
ーブル信号、１１はアウトプットイネーブル信号、１２
はデータバス信号、１３はスタチックＲＡＭ選択信号、
１４は電源入力、１５は内部電源、１６はシリーズダイ
オード、１７はプルアンプ抵抗、１８は単方向３ステー
トバッファ回路、１９は双方向３ステートバッファ回路
、２０はシリーズトランジスタ、２１は電源電圧検出回
路、２２はプルダウン垢抗、２３はカード挿抜スイッチ
、２４は入出力バッファ接／断信号、２５は分圧抵抗。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）所持携帯形のメモリカードを有するメモリカード
   回路において、 半導体メモリと端末機間をインターフェイスするための
   、該半導体メモリのアドレスバス、コントロールバスに
   接続された単方向３ステートバッファ回路及びデータバ
   スに接続された双方向３ステートバッファ回路と、 上記メモリカードの電源入力と上記半導体メモリ間に設
   けられたシリーズトランジスタと、上記メモリカードの
   内部に実装されたカード挿抜スイッチによりその動作、
   非動作状態が選択され、上記メモリカードの電源入力を
   検出して上記シリーズトランジスタ、上記単方向３ステ
   ートバッファ及び双方向３ステートバッファを該電源入
   力電圧が規定値以上の時は導通状態、該規定値以下の時
   は遮断状態とする電源電圧検出回路と、上記メモリカー
   ドの全端子信号に設けられたプルアップ抵抗及びこれを
   接地するためのプルダウン抵抗とを備えたことを特徴と
   するメモリカード回路。