JPH01116718A - メモリカード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリカード回路に関し、特に、外部記憶
装置を半導体メモリに置換え、半導体メモリの持つ高速
性、低消費電力、無騒音の特長を生かした所持携帯形メ
モリカードの回路に関するものである。

〔従来の技術〕

第６図に従来のメモリカードの回路を示す。この図にお
いて、１はスタチックＲＡＭ群であり、複数のスタチッ
クＲＡＭ２を有している。３はアドレスデコーダ回路で
あり、アドレスバス信号８゜チップイネーブル信号９に
よりスタチックＲＡＭ群１の中から各スタチックＲＡＭ
２を選択するためのスタチックＲＡＭ選択信号１３を発
生する。

スタチックＲＡＭ群１には周知のチップイネーブル信号
（ＣＥ）９．　　ライトイネーブル信号（ＷＥ）１０、
アウトプットイネーブル信号（ＯＥ）１１゜及びデータ
バス信号１２が接続される。１４は電源入力であり、シ
リーズダイオード１６を介し内部電源１５となる。この
電源人力１４が断（遮断）状態の時または所持携帯時は
電池６が動作し、電流制限をするシリーズ抵抗５．逆充
電を防止する保護ダイオード４を介し内部電源１５とし
て電流を供給し、ＲＡＭ２の記憶データをバックアップ
する。また、７は等価的な負荷コンデンサ、１７はプル
アップ抵抗である。なお、信号Ｅ、ＣＥ。

ＷＥ、ＯＥは“Ｌ”アクティブ（“Ｌ”で動作可能）で
ある。

第６図に示す回路は、メモリカードの回路としては必要
最小限の回路構成であり、一般に良く知られているもの
である。スタチックＲＡＭ群１の各スタチックＲＡＭ２
を選択するために、アドレスデコーダ回路３が使用され
る。このアドレスデコーダ３の出力であるスタチックＲ
ＡＭ選択信号１３は、各々対応するＲＡＭ２のチップセ
レクト信号に接続されている。すなわち、この従来のメ
モリカードの回路はＲＡＭ２の各端子信号を直接外部に
出している回路である。従って、本図に示す回路の動作
は基本的にＲＡＭ２の単体の動作に全く同一である。

以下、この回路の動作について説明する。

まず、電源人力１４が無い場合の動作を説明する。ＲＡ
Ｍ２．アドレスデコーダ３にはシリーズ抵抗５及び保護
ダイオード４を介し電池６の電圧が供給されている。ま
た、デコーダ３の出力であるＲＡＭ選択信号１３は、チ
ップイネーブル信号９の抵抗１７が内部電源１５にプル
アップされて゛いるので全部“Ｈ′″レベルにある。よ
って、各ＲＡＭ２の信号９は“Ｈ”レベルとなるので、
ＲＡＭ２のデータバス信号１２はフローティング状態と
なる。従って、ＲＡＭ２の記憶データは消滅せず記憶を
維持することができる。

次に、端末機から電源人力１４が供給された場合の動作
を説明する。電源人力１４はシリーズダイオード１６を
介し内部電源１５に供給される。

一般的に、この時の内部電源１５の電圧は電池６よりも
大きく設定されるため、保護ダイオード４の作用により
内部電源１５と電池６とは遮断される。よって、電池６
は電流が流れないため消耗は無い。

ＲＡＭ２の読出しくリード）及び書込み（ライト）の動
作は単体のＲＡＭの動作と同一であるので、詳細な説明
は省き、以下簡単に説明する。まず、端末機からアドレ
スバス信号８が入力され、デコーダ３．ＲＡＭ２に印加
される。デコーダ３はアドレスバス信号８に対応するＲ
ＡＭ２のチップイネーブル信号（ＣＥ）９をデコードす
るが、実際に出力に出るのはデコーダ３のチップイネー
ブル信号９人力が“Ｌ”レベルの時である。今Ｓ該当の
ＲＡＭ２がデコーダ３により選択され、そのＲＡＭ２の
チップイネーブル信号ＧＥが“Ｌ″であるとする。ＲＡ
Ｍ２の記憶エリアにデータバス信号１２からのデータを
書込む（ライト）場合は、その信号ＣＥの“Ｌ″レベル
区間ライトイネーブル信号（ＷＥ）１０を“Ｌ”レベル
にすることで可能である。この時、アウトプットイネー
ブル信号（ＯＥ）１１は“Ｈ″レベルする。また、ＲＡ
Ｍ２の記憶エリアから読出す（リード）場合は、その信
号ＣＢの“Ｌ″レベル区間信号１１を″Ｌ″レベルにす
れば可能である。この時、信号１０は“Ｈ”レベルとす
る。また、信号９を″ＨルベルにすればＲＡＭ２のデー
タバス信号１２はフローティング状態となり、読出しく
リード）も書込み（ライト）もできない状態となる。

これらの動作は単体のＲＡＭの動作に同一であり、一般
的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点があ
る。

１）ＲＡＭ２の単体の端子信号が外部に直接露出（出力
）しており、端末機の動作状態（電源人力１４が供給状
Ｈ）でメモリカードを挿入する場合、引抜く場合に、メ
モリカードと端末機との結合手段箇所の信号レベル不安
定さ（挿入、引抜きの瞬間を従えた時、各信号は同一レ
ベルで変化せず短時間的に差異が発生する）により、Ｒ
ＡＭ２の記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源人
力１４を断とした場合に、チップイネーブル信号９及び
ライトイネーブル信号１０が端末機側で“Ｌ”レベルで
あると、シリーズ抵抗５゜保護ダイオ−′ド４．プルア
ップ抵抗１７を介し電池６の電流が端末機側に流出し、
電池６は瞬時に放電９．消耗する。

３）基本的にＲＡＭ２の各端子信号が外部に出力してい
るために、静電気耐量はＲＡＭ２の単体の静電気耐量に
依存する。

４）所持携帯時のメモリカードの入出力インピーダンス
はＲＡＭ２．アドレスデコーダ回路３の単体のインピー
ダンスに依存し、これが−船釣には非常にハイインピー
ダンスのため、静電気耐量。

電磁界耐量は低い値となる。

５）ＲＡＭ２が増加すると信号９〜１２の各信号の入出
力容量が増加し、各信号の立上り、立下り時間が非常に
長くなり、ＲＡＭ２の単体における規格値を満足しなく
なり電気的性能が非常に劣化する。

この発明は上記のような問題点を解消するためになされ
たもので、端末機とメモリカードが活線状態（通電状Ｂ
）で接続されている時においてメモリカードを直接引抜
いたり、直接挿入したりしてもＲＡＭ等半導体メモリの
記録データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量、電磁界
耐量の高い高倍転性の大容量メモリカード回路を提供す
ることを目的とする。

〔間朋点を解決するための手段〕

この発明に係るメモリカード回路は、半導体メモリの端
子信号に対し直列接続し接地に対し並列接続したアナロ
グスイッチを有する、アナログスイッチ付単方向ノンイ
ンバータバッファを半導体メモリの入力端子に、アナロ
グスイッチ付双方向３ステートバッファを入出力端子に
接続し、半導体メモリと端末機間をインターフェイスし
、電源入力とメモリカードの内部電源との間にシリーズ
トランジスタを設け、端末機側に設けたカード挿抜信号
発生器からのカード挿抜信号及び電源電圧を入力とする
電源電圧検出回路を設け、その出力信号によりシリーズ
トランジスタ及びアナログスイッチ付単方向ノンインバ
ータバッファ、双方向３ステートバッファを接（接続）
／断（遮断）するようにしたものである。

〔作用〕

この発明においては、 １）半導体メモリの入力信号であるアドレスバス信号、
信号ＣＢ、ＷＥ、ＯＢにアナログスイッチ付単方向ノン
インバータバッファを、人出力信号にアナログスイッチ
付双方向３ステートバッファを設けることにより、メモ
リカードの半導体メモリの各端子信号が直接に外部へ露
出することが防止され、複数の半導体メモリが実装され
ても単一と同一の電気性能が達成できる。

２）シリーズトランジスタにより電源入力と内部電源と
が切〆断され、電源電圧及びカード挿抜信号を入力とす
る電源電圧検出回路により、上記アナログスイッチ付単
方向ノンインバータバッファ、双方向３ステートバッフ
ァを接（接続状Ｂ）。

または断（遮断状Ｂ）とする信号が発生される。

３）上記アナログスイッチ付単方向ノンインバータバッ
ファ、双方向３ステートバッファのアナログスイッチは
半導体メモリの１端子信号当り、直列接続されるものと
接地に対し並列接続されるものとがあることにより、上
記電源入力が規定値以上の場合は前記直列接続されたア
ナログスイッチが接（接続状Ｌｉ）となると同時に、接
地に対し並列接続されたアナログスイッチが断（遮断状
態）となり、また、電源入力が規定値以下の場合は直列
接続されたアナログスイッチが断（遮断状態）となると
同時に、接地に対し並列接続されたアナログスイッチが
接（接続状Ｓ）となる。

４）上記カード挿抜信号の発生手段を端末機側に設けた
カード挿抜信号発生器による手段とすることにより、こ
のカード挿抜信号を、メモリカードを抜く場合にはまず
初めに１Ｌ”レベルとし、またメモリカードの所持携帯
時は”Ｌ″レベル維持し、メモリカードを挿入する場合
は最後に“Ｈ″レベルすることが可能となる。

〔実施例〕

第１図は本発明の一実施例によるメモリカード回路を示
す。図中、１ないし１７は基本的に第４図に同一である
。ＲＡＭ２の全端子信号を直接外部に露出させないため
に、アナログスイッチ付単方向ノンインバータバッファ
１８及びアナログスイッチ付双方向３ステートバッファ
１９を介してＲＡＭ２と外部とを接続する。端末機から
の外部電源人力１４とメモリカード２２の内部電源１５
との間に、シリーズトランジスタ２０と電源電圧検出回
路２１を介する。メモリカード２２の所持携帯時、プル
ダウン抵抗（Ｒ，）２３は接地レベル、すなわちＬ”レ
ベルにする。検出回路２１を動作、非動作させるために
カード挿抜信号２４を入力する。カード挿抜信号２４−
“Ｈ”レベルの時に検出回路２１は動作可能状態になり
、ここに電源人力１４が規定値以上の電圧になると、ト
ランジスタ２０が導通状態となると同時に検出回路２１
の接／断信号２４ａは“Ｈ″″″レベルり、バッファ１
８．１９は接（接続状ａ）となる。電源人力１４が規定
値以下の電圧になると、トランジスタ２０が断（遮断状
Ｂ）となると同時にバッファ１８．１９も断（遮断状態
）となる。カード挿抜信号２４＝“Ｌ”レベルの場合は
、無条件にトランジスタ２０．バッファ１８．１９を断
とする。２５は端末機側に設けたカード挿抜信号発生器
である。

また、第２図（ａ）はアナログスイッチ付単方向ノンイ
ンバータバッファ１８を示す内部回路図であり、第２図
（ｂ）はその等価回路動作説明図である。

第３図（ａ）はアナログスイッチ付双方向３ステートバ
ッファ１９を示す内部回路図であり、第３回出）はその
等価回路動作説明図である。これらの図において、３０
は信号制御用アナログスイッチであり、スタチックＲＡ
Ｍの全端子信号に対し直列接続されている。３１は保護
用アナログスイッチであり、接地に対し接続されている
。３２はノンインバータバッファ、３３はインバータバ
ッファ、３４は３ステートバッファＡ１３５は３ステー
トバッファＢ１３６はＮＡＮＤ回路Ａ１３７はＮＡＮＤ
回路Ｂである。なお、第２図（ａ）及び第３図（ａ）の
バッファ１８．１９は一般的にはＮ個のゲート回路が組
込まれるが、ここでは省略して１ゲート当りの内部回路
図を示している。また、バッファ１８．１９の各動作は
、以下に示す真理値表１゜２による。

真理値表２ また、第４図及び第５図はそれぞれ端末機に設けたカー
ド挿抜信号発生器２５の例を示す。これらの図において
、２６は端末機側に設けたプルアップ抵抗、２７はノン
インバータのバッファ、２８はカード挿抜スイッチであ
り、挿抜時のみ接（閉）＝“Ｌ”レベルとされる。２９
はプルダウン抵抗である。また、信号４１は端末機のＣ
ＰＵの割込みボートまたはＩ１０ポートへ接続されるも
のであり、信号４２はＣＰＵからのＩ１０ボート制御入
力であり、カード挿抜時に“Ｌ”レベルとされる。

第１図に示した本実施例のメモリカード回路各部の動作
説明を容易にするために、まずバッファ１８．１９の動
作を第２図、第３図、及び真理値表１，２を用いて以下
に説明する。

第２図（ｂ）に示すように、入力端子と出力端子との間
に直列接続するアナログスイッチ３０とノンインバータ
バッファ３２及び接地とバッファ３２の入力側とに接続
されたアナログスイッチ３１を設ける。真理値表１に示
すように、Ｅ端子が“Ｈ″レベル場合はスイッチ３Ｏ−
ＯＮ（接）となり、スイッチ３ｌ−ＯＦＦ（断）となる
。Ｅ端子が“Ｌ”レベルの場合はスイッチ３Ｏ−ＯＦＦ
　（断）。

スイッチ３１＝ＯＮ（接）となる。すなわち、第２図（
ａ）においてＥ端子が“Ｈ”レベルになるとバッファ３
２．３３を介しスイッチ３Ｏ−ＯＮ（接）。

スイッチ３ｌ−ＯＦＦ（断）となり、入力端子と出力端
子が接続状態となり信号伝達が可能となる。

次に、Ｅ端子が“Ｌ”レベルになるとバッファ３２．３
３を介しスイッチ３Ｏ−ＯＦＦ　（断）、スイッチ３１
　＝ＯＮ　（接）となるため、入力端子と出力端子は遮
断状態となり信号伝達は不可となる。

この場合に、端末機とメモリカードとのインターフェイ
スは遮断状態にあるが、スイッチ３１がＯＮ（接）とな
り数１０Ω〜数１００Ωの抵抗値にて設置されるためＬ
”レベルになる。従って、バッファ３２を介しＲＡＭ２
の入力端子は“Ｌ”レベルになり、低インピーダンス状
態となる。

次に、バッファ１９の動作について説明する。

第３図、真理値表２に示すように、Ｅ端子が“Ｌ”レベ
ルの場合はスイッチ３０＝ＯＮ（接）。

スイッチ３１＝ＯＦＦ（断）となる。Ｅ端子が“Ｈ”レ
ベルの場合はスイッチ３０＝ＯＦＦ　（断）。

スイッチ３１＝ＯＮ（接）となる。また、Ｅ端子＝″Ｌ
″レベルの条件においてＤＩＲ端子が“Ｌ”レベルの場
合はバッファ３４＝ＯＮ（接）となり、入出力端子Ａか
ら入出力端子Ｂへ信号伝達が可能となる。ただし逆方向
、すなわち入出力端子Ｂから入出力端子Ａへの信号伝達
は不可となる。次に、ＤＩＲ端子が“Ｈルベルの場合は
バッファ３５＝ＯＮ（接）となり、入出力端子Ｂから入
出力端子Ａへ信号伝達が可能となる。逆方向、すなわち
入出力端子Ａから入出力端子Ｂへの信号伝達は不可とな
る。また、真理値表２で分るように、スイッチ３０．３
１のＯＮ１０　Ｆ　ＦはＥ端子で決まるが、ＤＩＲ端子
は下端子Ｍ＝“Ｌ”レベルの時に有効になることが分る
。今、Ｅ端子−１Ｌ”レベル。

ＤＩＲ端子＝“Ｌ″レベルするとバッファ３３及びＮＡ
ＮＤ回路３６．３７を介しバッファ３４＝ＯＮ（接）、
バッファ３５−Ｚ（断）となる。

また、正端子＝“Ｌ“レベル、ＤＩＲ端子−“Ｈ”レベ
ルにするとバッファ３３及びＮＡＮＤ回路３６．３７を
介しバッファ３４−Ｚ（断）、バッファ３５−ＯＮ（接
）となることが分る。

以上のことから、バッファ１８０Ｅ端子、バッファ１９
のＥ端子をデイセイブルにした場合はスイッチ３０＝Ｏ
ＦＦ　（断）、スイッチ３ｌ−ＯＮ（接）となり、端末
機とメモリカード間のインターフェイスが遮断されると
ともに、ＲＡＭ２の入出力端子が低インピーダンスにて
接地されることが分る。

次に、第１図に従って各部の動作を以下の４つのモード
に分けて説明する。

動作モード１：端末機とメモリカードが活線状態（通電
状態）にある場合の動 作 動作モード２：所持携帯時にある場合の動作　２動作モ
ード３：動作モード２から活線状態にある端末機にメモ
リカードを挿入 する場合の動作 動作モード４：動作モード１からメモリカードを抜く場
合の動作 なお、第１図においてメモリカード２２に実装されるＲ
ＡＭ２．デコーダ３．バッファ１８．１９の電源は全て
内部電源１５に接続されているものとする。

まず、動作モード１について以下説明する。

鴫末機側から電源人力１４が供給されている状態でかつ
カード挿抜信号発生器２５のカード挿抜スイッチ２８が
断（開）であるので、カード挿抜信号２４はＨ”レベル
となる。カード挿抜信号２４＝“Ｈ″レベルあるから、
電源電圧検出回路２１は動作可能状態にある。ここで、
電源人力１４が規定値以上になると（正常な電圧に達す
ると）検出回路２１が動作し、シリーズトランジスタ２
０を接（接続状態）とし、電源人力１４が内部電源１５
に供給される。これと同時に検出回路２１の接／断信号
２４ａが“Ｈ″レベルなり、バッファ１８のＥ端子に供
給されバッファ１８はイネーブル状態になる。従って、
真理値表１からバッファ１８のスイッチ３Ｏ−ＯＮ、ス
イッチ３ｌ−ＯＦＦとなり、端末機とメモリカードは接
続可能状態にある。また、バッファ１９の動作はバッフ
ァ１８の入力端子であるＣＥ、ＯＥの論理で決まる。こ
れについては後で説明する。内部電源１５の電圧値は電
池６の電圧値よりも高いため、保護ダイオ−下４の作用
により電池６は非接続状態となり電流は流れない、この
状態でＲＡＭ２の読出し、書込みは、以下の手順で行わ
れる。まず、端末機からアドレスバス８が供出されると
バッファ１８を介しデコーダ３に印加される。ここでＣ
百端子に“Ｌ”レベルを加えるとデコーダ３が動作し、
該当するアドレスのＲＡＭ２を選定するＲＡＭ選択信号
１３を発生する。従って、バッファ１９のＥ端子がイネ
ーブル状態となり、データバス１２の送受が可能となる
。この状態でＲＡＭ２にデータバス信号１２を書込む場
合は、ＯＥ端子＝“Ｈ″レヘルし、ＷＥ端子を“Ｌ”レ
ベルにすればデータを書込むことができる。バッファ１
９の信号伝達の方向は、Ｅ＝″Ｌ′″、ＤＩＲ−“Ｈ′
″であるから真理値表２よりバッファ１９のバッファ３
５−ＯＮ（接）となり、入出力端子Ｂから入出力端子Ａ
への方向であることが分る。この状態で次にＲＡＭ２か
ら信号１２へ読出す場合は、ＷＥ−“Ｈ”、ＯＥ＝″Ｌ
”とすれば、ＲＡＭ２の内部データを信号１２へ取出す
ことができる。

バッファ１９の信号伝達の方向はＥ＝“Ｌ″、ＤＩＲ−
Ｌ”であるから真理値表２よりバッファ３４＝ＯＮ（接
）となり、入出力端子Ａから入出力端子Ｂへの方向であ
ることが分る。

次に、動作モード２について以下説明する。

端末機から電源人力１４が無いことから、またプルダウ
ン抵抗２３が接地レベルにあることから、検出回路２１
は非動作でありトランジスタ２０＝ＯＦＦ　（断）状態
にある。従って、内部電源１５は電池６−シリーズ抵抗
５−ダイオード４を介し電池電圧が供給された状態にあ
る。すなわち、ＲＡＭ２の記憶データを保持する状態を
維持している。他方、バッファ１８のＥ端子は検出回路
２１の接／断信号２４ａが“Ｌ”レベルにあるから、デ
ィセイブル状態にある。また、バッファ１９のＥ端子は
ＧＥ端子がバッファ１８により遮断されているから、抵
抗１７によりプルアップされ“Ｈ”となり、ディセイブ
ルの状態にある。従って、真理値表１．２からスイッチ
３Ｏ−ＯＦＦ　（断）。

スイッチ３ｌ−ＯＮ（接）となり、ＲＡＭ２の全端子信
号は低インピーダンスにあることが分る。

よって、メモリカードの所持携帯時は静電気及び電磁界
耐量はＲＡＭ２の単体に比較して格段に向上できること
が分る。

次に、動作モード３について以下説明する。

動作モード２から活線状態にある端末機に挿入する場合
は、カード挿抜信号発生器２５のカード挿抜スイッチ２
８が接（閉）−“Ｌ″レベル状態で挿入するために、カ
ード挿抜信号２４＝“Ｌ”レベルとなる。すなわち、端
末機にメモリカード２２を挿入する瞬間においてはまず
カード挿抜信号２４が“Ｌ”レベルとなり、カード挿入
時動作モード２を持続している。カード２２を挿入して
、カード２２が挿入されたことを端末機のＣＰＵが認知
してカード挿抜スイッチ２８を断（開）とし初めてカー
ド挿抜信号２４から“Ｈ”レベルが供給されて動作モー
ド１に移る。従って、端末機が活線状態にある場合にメ
モリカード２２を挿入しても、結合部に発生する端末機
各端子信号のレベル変動及び時間的差異に影響を受ける
ことは全（無い、すなわち、ＲＡＭ２の全端子信号は低
インピーダンス状態を維持して挿入するために、たとえ
挿入時に静電気また電磁界に伴うノイズが侵入しても全
く問題は無い。以降の動作は動作モード１に同一である
ので省略する。

ここで、第４図及び第５図に示した端末機側に設けたカ
ード挿抜信号発生器２５の動作を説明する。カード２２
を挿入する場合、カード２２を抜く場合に、まずカード
挿抜スイッチ２８を接（閉）＝“Ｌ”レベルとすること
によりカード挿抜信号２４はＬ”レベルになり、カード
２２のトランジスタ２０．バッファ１８．１９が断とな
り、カード２２の挿抜が可能となる。第４図はカード挿
抜スイッチ２８の信号４１を直接的にカード挿抜信号２
４に介した例であり、第５図はカード挿抜スイッチ２８
の信号４１を一旦端末機側のＣＰＵにて認知したのちＣ
ＰＵのＩ１０ボートからノンインバータバッファ２７を
介しカード挿抜信号２４に制御信号４２を与えるもので
ある。いずれの場合も端末機のＣＰＵにて挿抜の認知が
可能であり、メモリカードのアクセス中であってもその
中断が可能なため、誤読出し、誤書込みは絶対に発生し
ない。

最後に、動作モード４について以下説明する。

動作モード１からメモリカードを抜く場合は、端末機の
カード挿抜信号発生器２５のカード挿抜スイッチ２８を
接（閉）＝″Ｌ″Ｌ″レベル抜く。すなわちカード挿抜
スイッチ２８を接とすることにより、カード挿抜信号２
４が瞬時に“Ｌ′″レベルになる。従って、検出回路２
１は非動作となりトランジスタ２０はＯＦＦ　（断）と
なるとともに、検出回路２１の接／断信号２４ａも“Ｌ
”レベルとなる。よって、バッファ１８のＥ端子＝″Ｌ
″となりディセイブルとなる。またバッファ１９のＥ端
子はバッファ１８がディセイブルであるからＣＥ端子が
遮断され、抵抗１７の作用によってプルアップされ“Ｈ
”レベルとなりディセイプルとなる。この状態は動作モ
ード２に同一である。この後、端末機の他端子信号が離
れる。この時、結合部に発生するレベル変動９時間的差
異に全く影響を受けることは無い。また、ＲＡＭ２の全
端子信号が低インピーダンス状態になっているから、静
電気、電磁界の影響を受けることは無（、完全にＲＡＭ
２の記憶データを破壊することなく抜くことが可能であ
る。

以上の動作から、端末機が活線状態ある場合にメモリカ
ードを挿抜しても、ＲＡＭ２の記憶データは保証される
。また、所持携帯時における静電気、電磁界耐量を格段
に向上させることが可能である。

なお、上記実施例によれば半導体メモリをスタチックＲ
ＡＭとしたが、電池、シリーズ抵抗、保護ダイオードを
除けば本発明は他のＯＴＰ　（ワンタイムプログラマブ
ル）ＲＯＭ、マスクＲＯＭ。

ＥＥＰＲＯＭ等の半導体メモリにおいても上記実施例と
同様の効果が期待できる。

また、アナログスイッチ付単方向ノンインバータバッフ
ァ及びアナログスイッチ付双方向３ステートバッファは
周知あＩＣにて構成できるが、これを一つの集積回路に
すること、また全回路をゲートアレイ化することも容易
に可能である。さらに電源電圧検出回路を含めたゲート
アレイ化も周知の技術で可能である。従って、大幅なコ
スト削減が可能である。

〔発明の効果〕

以上のように、この発明に係るメモリカード回路によれ
ば、以下に示す効果がある。

１）半導体メモリの全端子信号を直接外部に露出せずア
ナログスイッチ付単方向、双方向のバッファを介して端
末機と接続したので、複数の半導体メモリを実装しても
単品差の電気的特性が得られる。従って端末機とのイン
ターフェイスバスの布線が長くなっても電気的特性が落
ちることは無く、高信頼性の大容量メモリや一ドが実現
可能となる。

２）上記単方向、双方向のバッファのアナログスイッチ
を半導体メモリの端子信号に対し直列接続するとともに
接地に対し並列接続し、電源入力と内部電源との間にシ
リーズトランジスタを設け、端末機側のカード挿抜信号
発生器からのカード挿抜信号及び電源電圧を入力とする
電源電圧検出回路を設け、その出力信号によりシリーズ
トランジスタ及び単方向、双方向のバッファを接／断す
るようにしたので、端末機が活線状態にある場合にカー
ドを挿抜しても記憶データを破壊することが防止され、
挿抜の瞬間に半導体メモリの全端子信号を確実に端末機
から遮断して低インピーダンスにすることができ、極め
て静電気、電磁界耐１が高くなり、耐ノイズ性能が格段
に向上できる。また、カード所持携帯時においても耐ノ
イズ性能が格段に向上する。さらに、電源入力が無い場
合に電池電流が端末機に流出することを防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図（ａ）はアナログスイッチ付ノンインバー
タバッファを示す内部回路図、第２図（ｂｌはその等価
回路動作説明図、第３図（ａ）はアナログスイッチ付３
ステートバッファを示す内部回路図、第３図（ｂｌはそ
の等価回路動作説明図、第４図。 第５図はそれぞれ端末機のカード挿抜信号発生器の例を
示す回路図、第６図は従来のメモリカード回路を示す図
である。 １はスタチックＲＡＭ群、２はスタチックＲＡＭ、３は
アドレスデコーダ回路、４は保護ダイオード、５はシリ
ーズ抵抗、６は電池、７はコンデンサ、８はアドレスバ
ス信号、９はチップイネーブル信号（ＣＥ）、１０はラ
イトイネーブル信号（ＷＥ）　、１１はアウトプットイ
ネーブル信号（ＯＥ）、１２はデータバス信号、１８は
アナログスイッチ付単方向ノンインバータバッファ、１
９はアナログスイッチ付双方向３ステートバッファ、２
０はシリーズトランジスタ、２１は電源電圧検出回路、
２２はメモリカード、２３はプルダウン抵抗、２４はカ
ード挿抜信号、２５は端末機カード挿抜信号発生器、２
６は端末機側プルアップ抵抗、２７は端末機側ノンイン
バータバッファ、２８はカード挿抜スイッチ、２９は端
末機側プルダウン抵抗、３０は信号制御用アナログスイ
ッチ、３１は保護用アナログスイッチ、３２はノンイン
バータバッファ、３３はインバータバッファ、３４は３
ステートバッファＡ１３５は３ステートバッファＢ１３
６はＮＡＮＤ回路Ａ１３７はＮＡＮＤ回路Ｂである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）所持携帯形のメモリカードを有するメモリカード
   回路において、 半導体メモリと端末機間をインターフェイスするための
   、該半導体メモリの端子信号に対し直列接続されるとと
   もに接地に対し並列接続されたアナログスイッチを有す
   る、上記メモリカードの内部に設けられ該半導体メモリ
   の入力端子に接続されたアナログスイッチ付単方向ノン
   インバータバッファ及び入出力端子に接続されたアナロ
   グスイッチ付双方向３ステートバッファと、 上記端末機からの電源入力と上記メモリカードの内部電
   源との間に設けられたシリーズトランジスタと、 上記端末機側に設けられたカード挿抜信号発生器からの
   カード挿抜信号及び上記メモリカードの電源電圧を入力
   とし、上記シリーズトランジスタ，上記アナログスイッ
   チ付単方向ノンインバータバッファ及びアナログスイッ
   チ付双方向３ステートバッファを接続または遮断するた
   めの信号を出力とする電源電圧検出回路とを備えたこと
   を特徴とするメモリカード回路。
2. （２）上記カード挿抜信号発生器はプルアップ抵抗，プ
   ルダウン抵抗，カード挿抜スイッチ，及びノンインバー
   タのバッファを備えたものであることを特徴とする特許
   請求の範囲第１項記載のメモリカード回路。