JPS5990277A - カセツト式記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は活線挿抜が要求されるカセット式記憶装置に関
する。

〔発明の技術的背景とその問題点Ｊ パーソナルコンピュータ等の小形１′に＠処理装置にお
いて、外部記憶装置として、あるいは主記憶装置の拡張
用記憶装置としてカセット式の記憶装置（以下、メモリ
バンクと称する）が頻繁に用いられるようになってきた
。このメモリバンクはコネクタを介して本体の接にある
いは取りはすしができる様に構成される。

ところで、従来、本体にメモリパックを活線挿抜（本体
の電源をＯＮにした筐までメモリバンクをコネクタに挿
入したり抜いたりする）する場合）電源を投入したまま
の状態でメモリパンクを抜き差しする状態ではコ坏りタ
ビンの接触状態をあてにすることはできない。即ち、活
線挿抜時の本体インターフェースとのコイ・フタビンの
接続状態（ｊ−序）は、メモリパンクの挿入時の傾き、
あるいは早さによりランダムとなってし筐う。

ところで上記メモリパンクはバノテリバノクアノグ手段
を備えておシ、この電源回路のコンデンサとして相当容
危の大きなものを用いている。これにより長時間電源電
圧を保持し急激な電圧変化を与えない様に設計されてい
る。従ってパンク抜去時、本体から受けている電圧を急
激に下げる国難であった。このため、バノクテータは本
体電源の影：＃全党け、活線挿抜時におけるデータ保護
制御を確実に行なうことはできなかった。

〔発明の目的〕

本発明は上記欠点に鑑みてなされたものであり、平滑コ
ンデンサと並列にプルダウン抵抗を挿入することによｐ
、挿抜状態を電源電圧として短時間のうちに反映させ、
これにより活線挿抜時におけるデータの保護制御を確実
に行い得るカセット式記憶装置を提供することを目的と
する。

〔発明の概要〕

本発明は）活線挿抜が侠求され、パンテリバックアップ
を備えたカセット式記憶装置であって、平滑コンデンサ
に並列にプルダウン抵抗を挿入することにより、カセッ
ト式記憶装置の抜云時、コンデンサに残る電荷を速やか
に放電し、コンデンサ両端の電圧を短時間のうちに０ボ
ルトに近ずけることを特徴としたものである。

このことにより、挿抜状態を電源電圧として短時間のう
ちに反映させ、活線挿抜時におけるデータの保岐制御を
確実に行うものである。

（発明の実施例〕 以下、図面を使用して本発明に関し詳述する。

第１図は本発明が実現されるメモリバンクの内部構成を
機能ブロックにて示したものである。

図において、１はメモリ部でありパンテリバックアップ
を行なう関係上、消費電力の少ないＣＭＯ３か使用され
る。２はこのメモリｓ１をコントロールするメモリ制御
回路であって、データ・アトレアドレスライト・チップ
イネーブル（ＣＥ）等各棟メモリコントロール信号生成
のための回路が含まれる。

３は電源気圧監視回路である。上述した様に活線挿抜を
行なう場合、本体′ｇＬ源を投入したままの状態でメモ
リバンクを抜き差しする途中ではコネクタピンの接触状
態をあてにすることはできない。

従がって、電源監視回路３はメモリパックの挿入が完了
してから一定時間待った後動作許可される様にして誤動
作を防ぎ、抜去が始まったら直ちに動作を禁止し誤動作
を防ぐと共に内部状態・記憶の保護を行なう。詳細は後
述する。

４はスイッチ回路である。スイッチ回８６４は本体側か
ら電源ライン１０を介して伝達きれる電源とバックアッ
プ用電池６による電源の切替えを行なうだめの回路であ
る。５は電源ライン１０への電流の廻り込みを防ぐため
に設けられる逆流防止回路である。７ｉｄゲ一ト回路で
ある。ゲート回路７は電源電圧監視回路３から得らする
信号（ライン１２）により、メモリ部１に供給される制
御信号の一部をゲートする。

尚、ライン１１はメモリ部１の電源ライン、ライン１２
は本体とのインターフェースラインであって詳しくはデ
ータ及び制御ラインから成る。又、メモリ制御部２はラ
イン］１を介して供給される電源によシ動作する様に構
成される。これについても詳細は後述する。

第２図は第１図に示した各機能ブロックの具体的回路構
成を示す図である。

図において、４１・４２はダイオードである。ダイオー
ド４１・４２は電源ライン１０を介して供給されるＶｃ
ｃとバックアップ用電池６１出力との切替えを自動的に
行なうものであり、メモリバンクが本体に挿入されてい
るときには夕′イス・−ド４１が、本体と切離さ？して
いるときにはダイスート４２がそれぞれＯＮとなり、電
源Ｖｃｃ及びＶＤＤをメモリ１ならびにメモリ制御部８
６２１へ供給している。電源ＶＤＤはライン１１を介し
てメモリ制御回路２１、メモリ１へ供給される。この電
圧はメモｉ）　ハックを本体へ挿入したとき、はぼＶｃ
ｃと同じ′電圧（＋５Ｖ）となり、その他はバノクアノ
ノ用′亀池６１の待つ電圧（２〜３Ｖ）　　と等しくな
る。

本発明実施例では、パンテリバックアップの範囲を広く
しメモリ１のみならずメモリ制御回路２１も含めている
。メモリ制御回路２１はＣＩＶ１０Ｓｇ子テ構成すれ、
バッチＩＪ　、ｐ＜ツクアップ時これらの素子はスタン
バイ状態となって０Ｎ１０ＦＦが固足されることにより
非常に少ないリーク電流が流れる。

従がってバッテリの寿命にはほとんど影４Ｉを与えるこ
とをなくすることができる。

このとぎ、ＣＭＯ８素子はスタンバイされているが、素
子内部はＧＮＤ又は電源のどちらかと低インピーダンス
にス１ノチングされているので回路自体は低インピーダ
ンスに保たれる。

メモリ制御回路２１はアドレスのデコード、ライト・イ
イ・−プル信号の発生、データの切替え等メモリ制御に
必要な信号の発生・処理を行なう。

２２はメモリ１へ送出されるＣＥを制御する信号を反転
する１ンバータである。インバータ２２出力はナンドケ
ート７１の一入力端子へ供給される。

ナントゲート７１の他方の入力端子へはメモリ制御回路
２１出力及び後述する電源電圧監視回路３より出力され
る動作計可信号（ライン１２）が供給されておシ、この
ゲート７１によりメモリ１に対し供給されるＣＥ倍信号
制御する。ライン１２を伝播する信号は電源電圧監視回
路３の出力であり、Ｖｃｃが正常（＋５Ｖ）のときには
”）ＩＩＧＨ”レベル、その他の時にはＬＯＷ”レベル
となる。ライン１３を伝播する１６号はメモリ制御回路
２１の出力でアドレスをデコードしたもので６６゜又、
ライン１４を伝播する信号は同じくメモリｒｂ：Ｊｕ回
路２１から出力される信号で、データ・ライトイネーブ
ル・アドレス等ＣＥ信号を除く、メモリ制御のために必
要な信号を全て含む。ライン１６・１８も同様である。

ライン１７はＣＳイお号が伝播し、メモリｌのＲＥＡＤ
／ＷＲＩＴＥ時のみ“’ＬＯＷ”レベルとなり、その他
の場会（活線挿抜時も含む）は“ＲＩＧ）ｌ”レベルか
７０−ティングの状態にある。ライン１９も同様である
。ライン１５を伝播する１に号はその信号を反転させた
もので、メモリ１のＲＥＡＩＪ／ＷＲＩ−ＴＥ時にはバ
ンクアップ用電池６１としては本体電源Ｖｃｃより低電
圧で且つメモリデータを保持するのに最小限の電圧値の
ものが使用される。不発明実施例ではメモリバンクを挿
入している以外の時はメモリ制御回路２１にも電源を供
給している。

そのため、メモリ制御回路２１は静的消費電流が少ない
ＣＭＯ８素子で構成されるのが望ましいし１又、電池で
動作させる関係からも低電圧で動作し得る０ＭＯ８が適
しているヶ 尚、メモリ１のＣＥ大入力“’ＨＩＧＨ’”レベルでス
タンバイ状態となりデータの保持を行ない、”ＬＯＷ’
”レベルでメモリ１のＲＥＡＤ／ＷＲｌ　’ｌ’Ｅ　′
ｌ）ｉ可能となる。

ところで、活？ｆＭ挿抜される信号線は抜去される前は
非選択状態になっている。その後抜去されるとその信号
ラインは開放状態となるから、その代りとしてツルアソ
ゲあるいはプルダウン抵抗により非選択状態全女足に継
続する様にしてやる必要がある。ツルアソゲすべき信号
はノくソテリノくツクアップ電圧により竹ない、フルダ
ウンすべきものは本体から供給さｇる電圧で行なうこと
により自然に成される。

図中、５３・５４は正常動作時のＨＩＧＨ”レベルを保
証するツルアノブ抵抗、５５はプルダウン抵抗である。

抵抗５５はＶｃｃが本体から供給されていないとき電Ｗ
ライン１０を充分低い値に保つために用いられる。メモ
リバンクを本体へ挿入時、電源（Ｖｃｃ；十５Ｖ）は％
ｉ、源ライン１０を介して本体から供給される。本体の
電源がＯＦＦのとき、あるいはメモリバンクを本体へ挿
入していないときに（は抵抗５５の存仕により、はぼＯ
ボッ７トに保たれる。このことにより、挿抜状態を電源
電圧として短時間のうちに反映させ、これにより、活線
挿抜時のデータ保欣・制御を確実に行なう。

一般的ＴＹａｒとしてメモリパンク等篭諒回路のコンデ
ンサは容量の太きいものとしておき、なるべく長時間電
源電圧を保持し、急奴な電圧震化を与えない様に設計さ
れていたものである。本発明実施例ではこの常識の逆を
行なっており、非常にユニークな力式となっている。

即ち、本体から供給される電源電圧を平滑する目的で設
けらｎるコンチンｖ８１　（第４図）に並列にプルタウ
ン抵抗５５を挿入し、これにより、抜去時コンデンサ８
１に残る電荷を速やかに放電しコンデンサ８１両端の電
圧を短詩…」の内にＯボルトに近すけている。

このプルダウン抵抗５５により、挿抜状態を電源電圧と
して短時間のうちに反映させ・これにより活線挿抜時の
テータ保畿制御を確実に行って１ハる。

第４図（ａ）・（ｂ）にはそれぞれ従来、本発明におけ
る電源回路の例が示されている。

図中、８１はｊｌ′−滑コンテンサであり、・１世、第
３図と１Ｏ１一番号の付されであるブロック乃至記号が
示すものは第３図のそれと同様であるとする。

５１・５２は逆流防止のために設けられるダイオードで
ある。ダイオード５１・５２は活線挿抜時、イア５’−
フェース信号ライン１６・１７にょシミ伽Ｖｃｃが持ち
上けられるのを防ぐ。

活線挿抜時、本体から供給式れる信号のうち、″か７１
め″となる選択信号（デバイスセレクト）は不カティブ
（無化号）状態となっている。した踵信号線のうちの何
本が、例えはデータライン、アドンスライン、ＲＥＡＬ
）／ＷＲＩ　ＴＥ　：フイン（インターンエースジイン
１６・１７）ｒ、Ｉアクティブ状態の筐ま出力きれでい
るものかめる。−カ、活線挿抜時、本体１ンターンエー
スとのコネクタビン゛の接わ°ε状態は装置の挿入時の
傾き、年忌によりランダムになってしまうことは上述し
たとおりでめり、従かって電源やグランドの接続が確保
ざ扛ないため異弗現象が起こることは目に見えて明らか
である。こｎに対処するため本発明実施例では流入電流
防止用として外向きにダイオード５１・５２を挿入して
いる。これらダイオード５１・５２を挿入することによ
り、止′吊動作時、入力信号が’ＬＯＷ”レベルから’
）ＪＩＧＭ”レベルになる吻合、グイ７−ト５１・５２
か逆バイアスとなり、ライン１８・１９がカットオフさ
れてし嫌うが、各々のグルアノグ抵抗５３・５４にょシ
ミ圧は上昇するため、問題は発生じない。

次に電源電圧監視回路見にっき肝細に説明する。

第３図は電源電圧監仇回路見による７ｕ圧監視のイ求子
をタイミングチャートにて示し７こものでろる。

図中、第２図と回一番号あるいはＳｌ−記号の付されで
あるものは第２図のそれと同（求のものであるとする。

活線挿抜を行疫う場合、電源を投入した壕まり状態でメ
モリパックを抜き挿しする途中ではコネクタビンの接触
状態をあてにすることはできない。

従がって内部回路はメモリパンクの挿入が′ｉ、−了し
てから一定時間待った後動作許可される様にして誤動作
ｋＶ５さ′、抜去か始ｌったら直ちに動作４県止し、誤
動作を防ぐと共に内部状態・記憶の保護を行なう必要が
ある。このため、本発明実施例ではコンデンサ３０２と
抵抗３０３で構成される時定数回路によりメモリパンク
挿入時の遅れ時間全作り、抵抗３０６と３０７の分圧に
よりメモリパックの抜去を検出し、これら信号をトラン
ジスタ３１０と３１１で構成されるアンド回路により動
作禁止信号を作っている。

ダイオード３０１はメモリパックの再投入に備え、上記
コンデンサ３０２と抵抗３０３により決定される時定数
を早期に回復させるため、コンデンサ３０２に残った電
荷を放電するために設けられる。

尚、本発明実施例では、トランジスタ３１０・３１１と
トランジスタ３１２の様に相補型のトランジスタ（ＰＮ
Ｐに対するＮＰＵ、ＮＰＮに対するＰＮＰ）でインーハ
ータを構成しているが、これは同−型トランジスタでイ
ンバータを組む場合における電源電圧の過渡期における
不安定出力（ハサート）が出ない様にするだめのもので
ある。

い１、メモリバンクを本体から外しであるとすればＶｃ
ｃはほぼＯボルトであり、トランジスタ３１０・３１３
は全てＱＦＦとなっている。従って、ライン１２を伝播
する信号は抵抗３１４の存在により”ＬＯＷ”レベルで
ある。Ｃ８（Ｃｈｉｐ　５ｅｌｅｃｔ　）信号ライン１
７はそのときフローティングの状態にあジ、ライン１９
を伝播する信号は抵抗５４と電源ＶＤＤによυ“’ＨＩ
ＧＨ”レベルとなり、従がってインバータ２２を介しラ
イン１５を伝播する信号は’ＬＯＷ”レベルとなる。ゲ
ート７１はナンドケートで構成されるため、その入力の
うち１つ以上が”ＬＯＷ”レベルであると、その出力は
ＨＩ　ＧＨ’″レベルなり、従がってメモリ部１はスタ
ンバイ状態に保たれデータは保持される。

本体にメモリバンクを差し込むときには信号線１６・１
７電源ライン１０及びＧＮＤライン２０のどれが最初に
本体に接続され、又どれが最後に接続されるかは上述し
た如く不明である。活線挿抜時、本体側から送出される
Ｃ８信号は”ＨＩＧＨ”レベルになっている。

電源・ＧＮＤが接続されるとＶｃｃラインの電位が上昇
し、トランジスタ３１０はＶｃｃがある設定点に達する
とＯＮし、その後遅れて（この遅れ時間は抵抗３０３・
３０４・３０５、コンデンサ３０２により決定）トラン
ジスタ３１１かＯＮする。トランジスタ３１０・３１１
の両刀がＯＮするとトランジスタ３１３がＯＮし、トラ
ンジスタ３１３のコレクタ出力（ライン１２）はほぼＶ
ｃｃの電圧と等しくなり、ゲート７１を介して本体から
のメモリアクセスが可能になる。

本体からメモリバックを抜くときにはＶｃｃの下降につ
れてトランジスタ３１０のベース電位も下降し、これに
よってトランジスタ３１０をＯＦＦさせる。トランジス
タ３１０のＯＦＦにより同じトランジスタ３１３も０Ｆ
ＦＬ、従がってライン１２を”ＬＯＷ”レベルにしてゲ
ート７１を閉じる。Ｖｃｃの下降に伴ないコンデンサ３
０２の電荷はダイオード３０１によ５Ｖｃｃに放電て扛
る。

尚、電源電圧監視回路３はｖＣＣの上昇時Ｃ８佃号ライ
ン１９が追従しないとき、ライン２１に正の短かい信号
が出るｂ」能性があるのでその不要信号の除去にも役立
つ。

〔発明の効果〕

以上説明の如く本発明によれは本体側に特別な回路を持
つことなく又、％！Ａな接続構造を狩たずに活線挿抜が
行なえ、確実にデータ保持が可能である。本発明によれ
ば他に以下に列挙する効果を有する。

（１）　　メモリハックを活線挿抜する際％、諒状態を
監視することにより確実に有効信号を構成することがで
き従って誤動作防止かはか扛る。

（２）　　メモリ素子のみならずメモリ周辺の制御回路
もバソテリバソクアンプすることによシ装置を低インピ
ーダンス状態に保ち、靜電劇圧を増すことができる。

（３）逆流防止のだめのダイオードを外方向に挿入する
ことでメモリパックを活線挿抜する際、抜き差しした場
合に発生する異常電流の蜘り込みを防止できる。

（４）プルダウン抵抗の挿入により、活線挿抜の際本体
から受けている電圧を直ちに下げ内部回路及びデータの
保睡を確実に行ない得る。

【図面の簡単な説明】

第１図は本発明が実現されるメモリノよツクの内部構成
を機能的に示したブロック図、第２図は第１図に示した
各機能ブロックの具体的回路構成を示す図、第３図は本
発明の動作を示すタイミングチャート、第４図（ａ）・
（ｂ）はそれぞれ従来・本発明における電源ｌ！ｌｌ！
回路の例を示す。 １　メモ１ハ２・２１　メモリ制御部、３　電源電圧監
視回路） ３０２・３０３　時定数回路、　４　電源切替回路、４
１・４２　電源切替ダイオード、 ５・逆流防止回路、 ５１・５２　逆流防止ダイオード、 ５３・５４・プルアンプ抵抗、 ５５　プルダウン抵抗、６・６１　電池、７　・７１　
　ゲート。

Claims (1)

【特許請求の範囲】
1. バノテリバノクアノプ手段ヲ術えたメモリを内蔵するカ
   セット式記憶装置において、本体との接続は活剥挿抜が
   安来される場合、本体から供給される電源電圧を平清す
   るコンデンサにプルダウン抵抗を並列に挿入し、抜去時
   該抵抗を介してコンデンサに残る電荷を放電し、コンテ
   ンサ両端の電圧を短時間のうちにＯボルトに近ずけるこ
   とを特徴とするカセット代配１．は装置。