KR20000069983A

KR20000069983A - 비휘발성 메모리 시스템에서의 프로그래밍 전압 보호

Info

Publication number: KR20000069983A
Application number: KR1019997006198A
Authority: KR
Inventors: 프랭키 에프. 루파바
Original assignee: 로데릭 더블류 루이스; 마이크론 테크놀로지, 인크.
Priority date: 1997-01-08
Filing date: 1998-01-08
Publication date: 2000-11-25
Also published as: DE69824145D1; DE69824145T2; JP2004152484A; US20020114189A1; JP2000509875A; US6272048B1; US20010040823A1; US5943263A; EP1469479A2; US6469936B2; US6552933B2; KR100356254B1; JP3928087B2; AU6018898A; EP1469479A3; US20010046159A1; EP0951720B1; US6434046B2; US20020027805A1; US20020118571A1

Abstract

메모리 시스템이 개시되어 있는데, 이 메모리 시스템은, 메모리 셀 어레이, 제1 프로그래밍 전압을 수신하기 위한 프로그래밍 전압 노드, 메모리 셀 어레이에 대한 메모리 프로그래밍 동작들을 제어하는 메모리 제어기, 및 메모리 제어기 및 프로그래밍 전압 노드에 유기적으로 결합된 전압 검출 회로를 포함하며, 이 전압 검출 회로는, 제1 프로그래밍 전압 크기가 제1 전압 레벨을 초과하면 메모리 제어기가 프로그래밍 동작들 중 하나를 개시할 수 있게 하고 일단 프로그래밍 동작이 개시된 후 제1 프로그래밍 전압 크기가 제2 전압 레벨로 떨어지면 프로그래밍 동작을 속행할 수 있게 하고 일단 프로그래밍 동작이 개시된 후 제1 프로그래밍 전압 크기가 제2 전압 레벨 이하로 떨어지면 상기 프로그래밍 동작을 종료시킬 수 있게 하도록 구성되고, 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 크다. 메모리 셀 어레이를 포함하는 메모리 시스템의 동작을 제어하는 방법이 개시되어 있는데, 이 방법은 제1 프로그래밍 전압을 제공하는 단계, 제1 프로그래밍 전압 크기가 제1 전압 레벨을 초과하면 메모리 프로그래밍 동작을 개시하는 단계, 제1 프로그래밍 전압 크기가 제2 전압 레벨보다 큰 상태로 있으면 개시된 프로그래밍 동작을 속행하는 단계 -상기 제1 전압 레벨은 상기 제2 전압 레벨보다 큼-, 및 제1 프로그래밍 전압 크기가 제2 전압 레벨 이하로 떨어지면 개시된 프로그래밍 동작을 종료시키는 단계를 포함한다.

Description

비휘발성 메모리 시스템에서의 프로그래밍 전압 보호{PROGRAMMING VOLTAGE PROTECTION IN NON-VOLATILE MEMORY SYSTEM}

집적 회로 메모리 시스템들은, 메모리 판독 프로그램 및 소거 동작들을 포함한 각종 메모리 동작들을 수행하기 위하여 소정 형태의 외부에서 공급되는 전압을 필요로 한다. 전형적으로, 이들 동작을 수행하기 위하여 다양한 크기의 전압들이 요구된다. 메모리 시스템들은 일반적으로 상당한 전류 용량을 가진 1차 전원을 이용한다. 1차 전원은 전형적으로 전원 또는 배터리와 같은 외부 전원에 의해 메모리에 제공된다. 흔히 V_cc로 불리는 1차 전원은 집적 회로 자체에 형성된 금속 회로 패드들을 통하여 메모리 시스템에 접속된다. 1차 전원 전압 V_cc는 전형적으로 +5V로 설정되어 왔으나, 그 전압을 +3.3V 이하로 감소시키려는 경향이 있다.

메모리 시스템들은 또한 전형적으로 메모리 동작들을 수행하기 위하여 1차 전원 전압 V_cc이외의 전압들을 이용한다. 일례로서, 플래시 메모리 시스템들의 메모리 프로그램 동작들은 전형적으로 프로그래밍 동작을 수행하기 위하여 플래시 메모리 어레이의 워드 라인들 중 선택된 워드 라인에 비교적 큰 양의 전압의 인가를 필요로 한다. 전형적으로 +12V 정도의 그러한 전압은 간혹 V_pp로 불린다. 그와 동시에, 프로그래밍 동작의 일부로서 플래시 셀 어레이의 비트 라인들 중 선택된 비트 라인에 전형적으로 +7V 정도의 중간값의 전압 V_PPBL이 인가된다. 대부분의 응용에서, 비트 라인 프로그램 전압은 온칩 전압 레귤레이터를 이용하여 전압 V_pp로부터 얻어진다.

전형적인 종래의 메모리 시스템은 전압 V_cc를 수신하기 위한 패드와 함께 외부 전원으로부터 프로그래밍 전압 V_pp를 수신하기 위한 별도의 금속 회로 패드를 구비할 수 있다. 단일 전원 동작이 요망되는 경우에는, 외부에서 공급되는 전압 V_cc가 전압 V_pp로 승압될 수 있도록 칩 상에 충전 펌프 회로가 구비될 수 있다.

외부 전원으로부터 프로그래밍 전압 V_pp를 이용하는 메모리 시스템의 예로서, 도 1의 블록도에 종래의 비휘발성 플래시 메모리 시스템의 기능이 도시되어 있다. 메모리 시스템(1)의 핵심은 메모리 셀들의 어레이(12)이다. 어레이(12)의 개개의 셀들(도시되지 않음)은 로우와 컬럼으로 배열되며, 이 예에서는 어레이(12)에 총 256K 8비트 워드들이 있다. 메모리 시스템(1)의 데이터 입력 및 출력은 8비트 데이터 버스(DQ0-DQ7)를 사용하여 이루어진다. 개개의 메모리 셀들은 어드레스 핀들(13)에 의해 입력되는 18비트 어드레스(A0-A17)를 사용하여 액세스된다. 18비트 중 9비트는 X 디코더(14)가 원하는 메모리 셀이 위치하는 어레이(12)의 로우와 관련된 워드 라인을 선택하는 데 사용되고, 나머지 9비트는 Y 디코더(16)가 원하는 셀이 위치하는 어레이(12)의 적절한 컬럼과 관련된 비트 라인을 선택하는 데 사용된다. 센스 증폭기들(50)은 판독 동작 중에 또는 기록 또는 소거 동작 후에 셀의 상태를 판정하는 데이터 검증 단계 중에 메모리 셀에 포함된 데이터를 판독하는 데 사용된다. 센스 증폭기 회로 및 검증 회로들은 셀의 상태를 동작에 따라서 프로그램된 셀 또는 소거된 셀에 대응하는 기준 상태와 비교한다.

어레이(12)의 메모리 셀들의 기록 또는 소거는 적절한 시간 동안 셀의 소스(소스 라인), 드레인(비트 라인) 및 제어 게이트(워드 라인)에 적절한 전압들을 인가함으로써 수행된다. 이에 따라 채널 영역으로부터 플로팅 게이트로 전자들이 주입되거나 또는 터널링하게 된다. 플로팅 게이트 상에 존재하는 전하의 양은 장치가 소스와 드레인 영역들 사이에 전류를 도통시키게 하기 위하여 제어 게이트 상에 필요한 전압을 결정한다. 이것은 셀의 임계 전압이라고 불리는데, 프로그램 임계 전압 V_THP와 상이한 소거 임계 전압 V_THE가 있다. 도통(conduction)은 장치의 "온" 또는 소거 상태를 나타내는 것으로, 논리값 1에 대응한다. "오프" 또는 프로그램 상태는 소스와 드레인 영역들 사이에 전류가 도통되지 않는 것으로 논리값 0에 대응한다. 셀의 임계 전압을 적절한 값으로 설정함으로써, 셀은 소정의 인가 전압 세트에 대하여 도통 또는 비도통 상태가 될 수 있다. 따라서, 소정의 인가 전압 세트에서 셀이 전류를 도통시키는지 여부를 판정함으로써, 셀의 상태(프로그램 또는 소거)를 알 수 있다.

메모리 시스템(1)은 메모리 어레이(12)에 포함된 메모리 셀들에 대해 수행되는 데이터 처리 동작들 및 서브 동작들을 제어하는 내부 상태 머신(ISM)(20)을 포함하고 있다. 상기 동작들에는 어레이(12)의 메모리 셀들에 대해 기록, 판독 및 소거 동작들을 수행하는 데 필요한 단계들이 포함된다. 또한, 내부 상태 머신(20)은 상태 레지스터(26)를 판독하거나 소거하는 동작, 식별 명령에 응하여 메모리 시스템(1)을 식별해주는 동작, 소거 동작을 중지하는 동작 등을 제어한다. 상태 머신(20)은 전형적으로 메모리 시스템(1)과 관련하여 사용되는 외부 프로세서(도시되지 않음)에 요구되는 부담(overhead)을 감소시키도록 기능한다.

메모리 장치의 우발적인 프로그래밍을 피하기 위하여, 프로그래밍 명령들(기록 또는 소거)은 2개의 사이클로 이루어진다. 제1 사이클은 프로그래밍 동작에 대응하는 코드가 메모리 칩에 기록되는 셋업 명령이다. 셋업 명령을 수행하기 위하여, 외부 프로세서는 출력 인에이블핀들이 인액티브(하이) 상태가 되도록 하고, 칩 인에이블및 기록 인에이블핀들이 액티브(로우) 상태가 되도록 한다. 그 후, 프로세서는 데이터 I/O 핀들(15)(DQ0-DQ7) 상에 8비트 셋업 명령 코드를 올리고 칩 인에이블및 기록 인에이블핀들이 인액티브 상태가 되도록 한다.

기록 동작의 제1 사이클(기록 셋업)의 명령 코드는, 예를 들면, 40H(1000 0000) 또는 10H(0001 0000)이다. 기록 시퀀스의 제2 사이클에서는, 칩 인에이블및 기록 인에이블핀들이 인액티브(하이) 상태가 된 후에, 기록될 데이터가 데이터 I/O 핀들(15) 상에 올려지고 프로그램될 메모리 위치의 어드레스가 어드레스 핀들(13)(A0-A17) 상에 올려진다. X 디코더(14)에 의하여 메모리 장치(1)의 워드 라인들 중 선택된 워드 라인에 프로그래밍 전압 V_pp가 인가되는 동안에 칩 인에이블및 기록 인에이블는 다시 액티브(로우) 상태가 된다. 또한, Y 디코더(16)에 의해 선택된 비트 라인들에 V_PPBL이 인가된다. 칩 인에이블및 기록 인에이블의 상승 에지는, 어느 것이 시간적으로 나중에 오든지, 프로그래밍 전압들을 셀에 인가함으로써 메모리 셀에 대한 물리적 기록 동작이 개시되도록 한다.

마찬가지로, 소거 동작에 있어서도, 제1 사이클은 20H(0010 0000)와 같은 셋업 명령 코드를 메모리 장치(1)에 송신하는 것을 수반한다. 그러나, 소거의 제2 사이클은, 메모리 장치에 기록되는 D0H(1101 0000)와 같은 소거 확인 명령 코드를 수반하고 칩 인에이블및 기록 인에이블의 상승 에지는 장치 내에 설계된 기능에 따라서 전체 메모리 어레이(12) 또는 어레이 내의 한 블록의 메모리 위치들을 소거하는 소거 사이클을 개시한다.

데이터 I/O 핀들(15) 상에 올려진 명령들은 데이터 입력 버퍼(22)로 전송된 후 명령 실행 로직 유닛(24)으로 전송된다. 명령 실행 로직 유닛(24)은 그 명령들을 수신하여, 어레이(12)에 기록하거나 또는 또 다른 소망의 동작을 수행하는 데 필요한 단계들을 개시 및 제어하게끔 상태 머신에 지시하기 위해 사용되는 명령들을 해석한다. 기록 동작이 실행되고 있을 때, 메모리 셀들에 프로그램될 데이터는 데이터 I/O 핀들(15)을 사용하여 입력되고, 입력 버퍼(22)로 전송된 후에, 입력 데이터 래치(30)에 놓인다. 래치(30) 내의 입력 데이터는 셀 프로그래밍 및 데이터 검증 동작들에 이용될 수 있게 된다.

셀 프로그래밍 동작에서는, (도시되지 않은) 내부 프로그램 펄스 카운터가 초기화된다. 이 카운터는 프로그램 중인 워드(바이트)의 셀들에 인가된 프로그래밍 펄스들의 개수를 기억할 것이다. 다음으로, 어드레스 핀들(13) 상에 올려진 어드레스에 위치하는 워드의 셀들에 프로그래밍 펄스가 인가된다. 그 후 펄스 카운터가 증가되고 선정된 최대 개수의 펄스들이 셀들에 인가되었는지 여부에 대한 판정이 이루어진다. 그 후 검증 사이클 중에 셀들을 체크하여 그 셀들이 실제로 프로그램되었는지 여부를 판정한다. 만일 셀들이 프로그램된 경우에는, 동작이 성공적으로 실행된 것이다. 만일 셀들이 프로그램되어 있지 않고 아직 최대 개수의 펄스들에 이르지 않은 경우에는, 또 다른 프로그래밍 펄스가 셀들에 인가된다. 셀들의 프로그래밍 상태를 체크하는 것은 센스 증폭기들 및 관련 구성요소들(20)을 사용하여 이루어진다.

만일 최대 펄스 카운트에 이르렀을 때 셀들이 여전히 프로그램되어 있지 않은 경우에는, 최대 개수의 프로그래밍 펄스들이 셀들에 인가되었기 때문에 불량이 발생한 것이다. 그 특정 메모리의 설계에 따라서, 그 시퀀스는 종료되거나 또는 불량 워드의 기록이 이루어지고 그 시퀀스가 계속될 것이다. 이 정보는 프로세서에 의해 판독될 수 있도록 상태 레지스터(26)에 전송될 것이다. 소망의 기록 또는 소거 동작이 일단 종료되면, 상태 머신(20)은 8비트 상태 레지스터(26)를 업데이트시킨다. 전형적인 메모리 장치에서, 상태 레지스터(26)의 내용은 성공적인 기록 또는 소거 시퀀스가 완료되었는지 여부를 나타낸다. 상태 레지스터(26)의 내용은 데이터 출력 버퍼(28)로 전송되고, 이 데이터 출력 버퍼(28)는 그 내용이 메모리 시스템(1)의 데이터 I/O 핀들 상에서 이용될 수 있게 한다.

전형적으로, 상술한 프로그래밍 전압 레벨들은 특정 레벨로부터 10%만큼 변하는 것이 허용되며, 그렇더라도 메모리 장치는 바르게 동작할 것이다. 그러나, 만일 전압 레벨이 특정 범위 밖에 있으면, 프로그래밍 기능이 잘못되고 메모리 셀들에 기억된 데이터가 훼손되거나 또는 성공적인 프로그래밍 동작에 용인할 수 없을 정도로 긴 시간이 소요될 것이다. 또한, 특정 외부의 전압 레벨들은 메모리 장치가 접속된 시스템의 불량을 나타내는 것이다.

종래의 메모리 시스템들은 전형적으로 프로그래밍 동작 중에 V_pp가 +10V와 같은 프리셋 전압 레벨 이하로 떨어지는지 여부를 검출할 수 있을 뿐이다. 만일 V_pp가 선정된 한계 이하로 떨어지면, 전압 센스 회로는 무효 전압 상태가 존재함을 감지할 것이다. 프로그래밍 동작을 시작할 때, 또는 ISM(20)이 V_pp가 선정된 한계 이하라는 표시를 수신하는 시점에, ISM(20)은 동작을 중지하고 상태 레지스터(26)의 하나 이상의 상태 비트들을 세트시킬 것이다.

상태 레지스터(26)의 하나의 공통 상태 비트는 V_pp가 동작 중에 특정 한계 외부에 있는지 여부를 표시하는 프로그래밍 전압 에러 플래그이다. 만일 V_pp가 특정 범위 외부에 있으면, 메모리 장치는 V_pp가 잠시동안만 범위 외에 들어갔다고 하더라도 동작을 중지할 것이다. 만일, 프로그래밍 펄스가 인가된 후의 검증 사이클 중에, ISM(20)이 프로그래밍 전압이 특정 범위 외부에 있었음을 검출하면, ISM(20)은 프로그래밍 동작을 중단하고 프로그래밍 전압 에러 플래그를 세트시킬 것이다. 그러나, 셀들의 프로그래밍 상태는 프로그래밍 펄스에 의해 이미 어느 정도는 변경되었을 것이다.

프로그래밍 또는 소거 동작이 일단 완료되면, 사용자는 상태 레지스터(26)에 액세스하여 V_pp의 상태를 포함하여 동작 중의 각종 파라미터들의 상태를 판정할 수 있다. 만일 소거 동작이 성공적이지 않았다면, 저전압 레벨과 같은 문제의 원인을 소거하고 절차를 반복하여야 한다. 그러나, 만일 기록 동작이 성공적이지 않았다면, 메모리 시스템 내의 데이터가 훼손되었을 가능성이 크고 복원이 불가능할 수 있다. 어떤 비휘발성 메모리 시스템들에서는, 기록 시도가 실패하였을 때 어레이의 동일한 위치에서 또 다른 기록 동작을 수행하기 전에 메모리 어레이의 적어도 일부를 소거해야 할 필요가 있을 것이다.

게다가, 프로그래밍 동작을 수행하기 위해 메모리 시스템에 의해 전류를 끌어내는 결과로서 V_pp전압 레벨이 전형적으로 하락하기도 한다. 그 결과, V_pp의 전압 레벨은 프로그래밍 동작의 개시 전에는 선정된 한계 이상일 수 있지만, 프로그래밍 동작 자체의 결과로서 그 한계 이하로 떨어진다.

프로그래밍 전압을 모니터하고 실패할 가능성이 있는 프로그래밍 동작들이 개시되지 않게 하는 능력이 있고 이미 개시되고 성공적으로 완료될 가능성이 있는 메모리 동작들을 중지하는 것을 피할 수 있는 능력이 있는 메모리 시스템은 매우 바람직할 것이다. 본 발명은 이러한 능력 및 당업자라면 도면들과 함께 이하의 실시예에 대한 상세한 설명에 기초하여 명백히 알 수 있을 다른 능력들을 제공한다.

<발명의 개요>

본 발명은 메모리 장치의 프로그래밍 전압 V_pp의 레벨이 수 개의 허용 전압 범위들 중 하나의 범위 내에 있는지 여부를 검출하고 만일 그 프로그래밍 전압이 허용 전압 범위 내에 없는 경우에는 프로그래밍 동작의 실행을 방지하는 장치 및 방법에 관한 것이다.

본 발명의 방법에 의하면, 기록 또는 소거와 같은 프로그래밍 동작이 개시될 때, 프로그래밍 전압이 샘플링된다. 만일 전압이 선정된 허용 전압 범위 외부에 있는 것으로 확인되면, 프로그래밍 동작이 속행되는 것을 차단된다.

본 발명의 회로에 의하면, 프로그래밍 동작이 개시될 때, 내부 제어 장치가 메모리 장치의 접속 패드에 인가되는 프로그래밍 전압이 전압 검출 회로에 의해 샘플링될 수 있게 한다. 이 검출 회로는 샘플링된 전압이 프로그래밍의 성공을 보장할 수 개의 선정된 범위들 중 하나의 범위 내에 있는지 여부를 판정하고 그에 상응하는 논리 신호를 프로그래밍 전압이 메모리 장치의 메모리 셀들에 인가되기 전에 발생시킨다. 만일 전압 레벨이 범위 외부에 있으면, 내부 제어 장치는 메모리 내의 데이터가 훼손되는 것을 방지하기 위하여 프로그래밍 동작이 속행되는 것을 차단할 것이며 에러 표시를 액티브시켜서 부적당한 전압 레벨로 인하여 프로그래밍 동작이 종료되었음을 전달할 것이다.

프로그래밍 동작이 개시된 후에, 전압 검출 회로는 상이한 세트의 허용 전압 범위들을 프로그래밍 전압에 적용하여 프로그래밍 전압이 내부의 허용 전압 레벨 범위의 외부에 있다고 하더라도 메모리 장치가 프로그래밍 동작을 속행할 수 있게 한다.

본 발명의 또 다른 목적 및 이점들은 이하의 상세한 설명 및 첨부 도면들로부터 명백해질 것이다.

본 발명은 일반적으로 외부에서 공급되는 프로그래밍 전압을 이용하는 메모리 시스템들에 관한 것이다.

도 1은 종래의 플래시 메모리 시스템의 기능 블록도.

도 2는 본 발명에 따른 플래시 메모리 시스템의 기능 블록도.

도 3은 본 발명의 프로그램 전압 제어 회로의 실시예를 도시하는 기능 블록도.

도 4는 프로그래밍 전압 V_pp를 모니터하고 그 전압이 메모리 어레이를 프로그램하는 데 충분한지 여부를 나타내는 신호를 생성하는 본 발명의 실시예에 따른 전압 검출 회로를 도시하는 회로도.

도 5는 도 4의 전압 검출 회로에 입력되고 그로부터 출력되는 신호들의 예를 도시하는 타이밍도.

도 6은 노이즈 필터의 실시예를 도시하는 회로도.

도 2는, 프로그래밍 전압 레벨 V_PP를 감시하고 전압 신호가 프로그래밍이 성공적으로 되는 것을 보장하는 범위 내에 있는지의 여부를 가리키는 신호를 생성하는 본 발명에 따른 플래시 메모리 시스템의 구성 요소들의 블럭도이다. 도 1 및 도 2의 유사한 참조 번호들은 두 도면에서 동일한 신호와 구성 요소를 가리키는 것에 유의해야 한다. 본 발명이 플래시 메모리 시스템을 참조하여 기술되지만, 본 발명의 다른 유형의 메모리 시스템의 일부로서 구현될 수 있다는 것이 이해하는 것이 중요하다.

도 1의 메모리 시스템에서, 메모리 시스템(100)의 코어는 플래시 메모리 셀 어레이(12)이다. (도시되지 않은) 개개의 메모리 셀들은, 어드레스 핀(13)을 통해 입력되는 18개의 비트 어드레스 A0-A17을 사용하여 어드레싱된다. 메모리 시스템(100)은, 어레이(12)의 메모리 셀들상에 수행되는 기록, 판독, 및 소거 동작과 같은 데이타 처리 동작을 수행하는데 필요한 단계들과 같은 메모리 시스템(100) 상에 수행되는 부수적인 동작들을 제어하는 내부 상태 머신(120)을 포함한다. 내부 상태 머신(120)은 전형적으로 한 세트의 논리 게이트 형태로 구현되는데, 이 논리 게이트의 입력은, 메모리 시스템의 동작 및 부수적인 동작들중 어떤 것이 발생하며 어떤 순서로 발생하는지를 결정한다.

메모리 시스템 명령들은 데이타 I/O 핀(15) 상에 위치되어, 데이타 입력 버퍼(22)로 전송되고, 그 다음, 명령 실행 로직 유닛(24)으로 전송된다. 명령 실행 유닛(24)은, 어레이(12)로의 기록 또는 어레이(12)의 소거 또는 다른 원하는 동작의 실행에 필요한 단계들을 내부 상태 머신(120)이 수행하게끔하는 명령들을 수신하여 해석한다. 일단 동작이 완료되면, 상태 머신(120)은 8 비트 상태 레지스터(26)을 갱신한다. 상태 레지스터(26)의 내용은 데이타 출력 버퍼(28)로 전송됨으로써 그 내용이 메모리 시스템(100)의 데이타 I/O 핀(15) 상에서 이용가능하게 된다.

보다 상세히 설명되는 바와 같이, 프로그래밍 동작 시작시의 프로그래밍 전압 V_PP의 크기를 감시하는 프로그램 전압 제어 회로(130)가 제공된다. 전압이 선정된 허용가능 초기 전압 범위 또는 수개 세트의 초기 전압 범위를 벗어나 있는 경우, 이 회로는 메모리 데이타가 파괴되기 이전에 프로그래밍 동작을 인터럽트하는 기능을 한다.

프로그래밍 동작의 실행 동안에, 프로그램 전압 제어 회로(130)은 지속적으로 V_PP를 감시하지만 서로 다른 선정된 실행 전압 범위 또는 수개 세트의 허용가능한 실행 전압 범위를 인가하여, V_PP가 허용가능한 초기 전압 범위를 벗어나더라도 V_PP가 허용가능한 실행범위내에 있는한 ISM(120)이 실행을 계속하도록 한다.

전형적인 종래의 메모리 시스템에서, 전압 V_PP가 허용가능한 초기 전압 범위에 있어야 하는 지점과, 메모리 셀들이 메모리 시스템의 동작 사양을 충족하면서 물리적으로 프로그래밍되기 시작하는 지점 사이에는, 규정된 최소한의 셋업 시간이 있다. 프로그래밍 싸이클은, 전형적으로신호의 상승 모서리에서 시작된다. 예시적인 최소 셋업 시간은 100 나노초이다.(1994년판 마이크론 퀀텀 디바이스사의 "플래시 메모리 데이타 북"의 MT28F002 256K×8 플래시 메모리를 위한 디바이스 사양을 참조) 본 발명의 프로그래밍 전압 제어 회로(130)은, 설명되는 바와 같이, 셋업 시간 이내에 프로그래밍 전압 V_PP를 감지하여 V_PP가 선정된 전압 범위 내에 있지 않다면 프로그래밍 시퀀스를 중단해야 한다.

프로그램 전압 제어 회로(130)은 프로그래밍 전원 패드에 접속되어 상태 머신(120)으로부터 타이밍 신호(110)을 수신하여 상태 머신(120)으로 전압 레벨 신호를 리턴한다. 프로그래밍 동작의 셋업 및 실행동안에, ISM(120)은, 프로그램 전압 제어 회로(130)이 프로그래밍 전원 패드에 나타나는 프로그래밍 전압 레벨 V_PP를 샘플링하게끔 하는 타이밍 신호(110)을 발생시킬 것이다. 전압 기준(170)은 프로그램 전압 제어 회로(130)이 비교하는데 이용하는 기준 전압 레벨(172)를 제공한다.

후속해서, 프로그램 전압 제어 회로(130)은, ISM(120)이 프로그래밍 동작을 진행하기 이전에 검사하는 전압 레벨 OK(레벨 OK) 신호(115)를 발생시킨다. 프로그래밍 전압이 허용가능한 전압 범위 내에 있지 않다는 것을 전압 레벨 신호(115)가 나타내면, ISM(120)은 기록 동작을 차단할 것이며 8비트 상태 레지스터(26)에는 레어 신호가 세트될 것이다. 프로그래밍 전압이 허용가능한 전압 범위 내에 있다고 전압 레벨 신호(115)가 표시하면, ISM(120)은 프로그래밍 동작을 진행할 것이다.

프로그램 전압 제어 회로는 워드라인 프로그래밍 전압 V_PPWL및 비트라인 프로그래밍 전압 V_PPBL을 V_PP스위치(18)에 제공한다. V_PP스위치(18)은 이들 전압을 X 디코더(14)와 Y 디코더(16)에 각각 중계하고, 각각의 디코더는 이 전압을 메모리 어레이(12)의 셀들에 인가한다.

도 3은 프로그램 전압 제어 회로(130)의 블럭도이다. 프로그램 전압 제어 회로(130)은 전압 검출 회로(300)에 의해 수신되는 외부적으로 제공되는 프로그래밍 전압 V_PP에 접속된다. 전압 검출 회로(300)은 상태 머신(120)으로부터 제어 신호(110)을 수신한다. 이 제어 신호는 기록 동작을 위해 전압 검출 회로(300)이 V_PP의 전압 레벨을 샘플링하게끔 한다. 또한, 전압 검출 회로(300)은, V_PP전압 레벨이 메모리 셀들을 직접 프로그래밍하기에는 충분하지 않지만 충전 펌프 회로(310)이 충분한 프로그래밍 전압 레벨을 생성하게끔 하기에 충분한 전압 범위 내에 있는 경우에, SELECT CHARGE PUMP 신호를 생성한다. 설명되는 바와 같이, Select Charge Pump 신호는, V_PP가 +6볼트 이하의 크기를 갖고 +3볼트 이상의 크기를 갖는 때에만 활성화된다. 활성화되면, Select Charge Pump 신호는, 스위치(340)이 전압 레귤레이터(320)의 V_PPWL입력을 충전 펌프 회로(310)의 출력에 접속하게끔 하면서 스위치(330)이 충전 펌프 회로(310)의 입력을 V_PP에 접속하게끔한다. 그 다음, 전압 레귤레이터(320)의 출력은 적절한 V_PPBL전압 레벨 (예를 들어, +7 볼트)을 발생시키기위해 충전 펌프 회로(310)으로부터의 전압 출력 레벨(예를 들어, +12 볼트)을 사용한다.

역으로, V_PP의 전압 레벨이 프로그래밍 전압 레벨을 직접 제공할만큼 충분히 높다면(예를 들어, +10볼트 이상), 전압 검출 회로(330)은 V_PP로부터 충전 펌프 회로(310)을 접속해제하고, 스위치(330 및 340)을 통해 V_PP내지 V_PPBL을 전압 레귤레이터(320)의 입력에 결합시킨다. V_PP는 V_PPWL을 직접 제공하는데 사용되며 또한 전압 레귤레이터(320)이 V_PPBL을 생성하게끔하는데 사용된다. 소정의 응용에 있어서, 전압 V_PPWL을 발생시키기위해 (도시되지 않은) 추가적인 전압 레귤레이터를 제공하는 것이 바람직한 경우도 있다. 이 경우, 추가된 전압 레귤레이터는, 레귤레이터(320)와 같이 스위치(340)의 출력에 접속된 입력을 가짐으로써, 전압 V_PPWL이 전압 V_PPBL과 동일한 방식으로 조절된다. 이로써, 입력 V_PP가 지나치게 커지는 경우에 V_PPWL이 최대 규정치를 초과하지 않도록 하는 것이 보장된다. V_PWL을 생성하기 위해 사용되는 어떠한 레귤레이터도 전압 강하를 유발할 것이기 때문에, 레귤레이터와 스위치(340) 사이에 또다른 충전 펌프 회로를 제공하는 것이 필요할 수도 있다는 것에 유의한다. 전압 V_PPWL은 전류를 거의 끌어들이지 않는 워드라인에 접속되기 때문에, 추가 충전 펌프의 전류 요규량은 작을 것이다.

전압 V_PP가 +10볼트보다 작은 경우에, 이 전압은 메모리를 직접 프로그램하는데 사용될 수 없다. 따라서, 회로(310)과 같은 충전 펌프 회로가 사용될 것이다. 그러나, 전압이 +6볼트보다 크다면, 이 전압은 여전히 사용될 수 없는데, 그 이유는 이 크기의 전압은 충전 펌프 회로(310)을 구현하는데 사용되는 CMOS를 손상시키기 쉽기 때문이다. 이러한 손상은, 전형적으로, 펌프(310)의 CMOS 인버터가 한 상태에서 다른 상태로 전환하는 스냅백(snap back) 동작 모드에 들어갈 때 유발된다. 따라서, V_PP가 +6볼트 이상일 때 Select Charge Pump를 비활성화시킴으로써 +6볼트 이상의 전압이 충전 펌프 회로(310)에 인가되지 않도록 보장하는 것이 필요하다.

본 발명의 전압 검출 회로(300)의 실시예가 도 4에 도시되어 있다. ISM(120)에 의해 제공되는 타이밍 신호(110)의 구성 요소들이 Enable1(110a), Enable2(110b), 및 Connect(110c)로 도시되어 있다.

전압 검출 회로(300)은 프로그래밍 전압을 샘플링하기 위해 이중 저항 래더(dual resistance ladder)를 이용한다. 저저항 레그는, Enable1 신호(110a)가 활성일 때 프로그래밍 전압 V_PP패드로부터 접지로 전류가 흐르도록 허용하는 트랜지스터(132)에 직렬로 접속된 낮은 저항치를 갖는 저항 RA, RB, 및 RD를 포함한다. 이러한 낮은 저항값은, 트랜지스터(142, 144, 및 146)을 통해 전압 비교기(148, 150, 및 152)의 입력에 각각 접속된 일련의 전압 샘플링 노드(N1, N2, 및 N3)의 신속한 초기화를 허용한다.

트랜지스터(134, 136, 및 138)은 저저항 레그를 각각 샘플링 노드 N1, N2, 및 N3에 접속하며, Connect 신호(110c)에 의해 제어된다. 이 신호가 비활성 상태일 때 저저항 레그가 노드들로부터 격리된다. 저저항 레그의 더 높은 전류는 프로그래밍 전압이 더 빨리 샘플링되도록 샘플 노드 N1-3을 급속히 충전한다. Connect 신호(110c)와 enable 신호(110a)를 비활성화시킴으로써, 전압 샘플링 노드(N1-3)이 일단 충전되고 나면 저저항 레그 내의 비교적 높은 전류가 차단될 수 있다.

Enable1(110a) 및 Connect(110c)를 활성화시키면서, Enable2가 활성일때만 인가되는 한 세트의 실행가능 전압과는 다르며 활성 레벨OK 신호를 생성하는 한 세트의 허용가능 초기 전압 범위를 유지하도록 저항 RA, RB, RC, 및 RD의 상대적 비를 선택할 수 있다.

저항 래더의 고저항 레그는, Enable2 신호(110b)에 의해 제어되는 트랜지스터(140)과 직렬 접속된 고저항 R1, R2, R3, 및 R4로 구성된다. 고저항 레그의 저항들이 만나는 지점은 전압 샘플링 노드 N1-3이다. 고저항 레그의 저항이 더 커지면, 끌어당기는 전류가 작아진다. 결과적으로, Enable(110a) 및 Connect(110c)가 비활성화된 후에 Enable2(110b)를 활성화 상태로 내버려둠으로써, 샘플 노드 N1-3에서의 전압은 더 낮은 전류 레벨에 의해 유지될 수 있다.

본 발명의 실시예에서의 저항 RA, RB, RC, 및 RD의 샘플 저항값은 각각 6㏀, 4㏀, 10㏀,및 10㏀이다. 저항 R1, R2, R3, 및 R4의 대응하는 값들은 각각 60㏀, 40㏀, 100㏀, 및 100㏀이다. 이들 값들은 n-웰 저항들에 기초한 근사값이며 사용되는 반도체 기술 및 특정 메모리 시스템의 설계 세부사항에 따라 다르다. 여기서 주목할 것은 저항 R1, R2, R3, 및 R4의 저항값들은, 고저항 레그를 통해 더 낮은 전류 흡입을 달성하기 위해 RA, RB, RC, 및 RD의 저항값들보다 큰 크기의 순서대로 되어 있다는 것이다.

주어진 저항값들의 비는, Enable1(110a) 및 Enable2(110b) 양쪽 모두가 활성인 때와 Enable2(110b)만이 활성인 때에 각각 서로 다른 전압 V_PP범위를 얻기 위하여 2개의 레그 사이에서 조절될 수 있다. Enable2(110b)만이 활성일 때, 활성 레벨OK 신호(115)를 생성하는 전압 범위는 R1, R2, R3, 및 R3의 상대적 비율에 의해 결정되는데, 이것은 저전압 레그 저항 RA, RB, RC, 및RD가 샘플 노드들 N1, N2, 및 N3로부터 격리되기 때문이다. 따라서, 서로 다른 세트의 허용가능한 실행 전압 범위는, R1, R2, R3, 및 R4를 위한 저항값을 적절히 선택함으로써 정의될 수 있다.

트랜지스터(142, 144, 및 146)은 노드 N1, N2, 및 N3에서 발생할 수 있는 과전압 상태로부터 비교기(148, 150, 및 152)를 보호한다. 트랜지스터들의 게이트들은 동작 전원 전압 V_CC에 접속된다. 기준 전압(172)는 전형적으로 2볼트 부근이다. 트랜지스터(142, 144, 및 146)의 게이트들에서의 전압 V_CC가 각각의 트랜지스터의 드레인으로부터 소오스로 2볼트의 전압을 전송하기에 충분히 높기만하면, 비교기(148, 150, 및 152)의 논리는 적절히 작동할 것이다. 그러나, 노드 N1, N2, 및 N3에서의 전압들중 어떠한 전압이 공급 전압 레벨 이상으로 상승한다면, 비교기로의 입력 전압은 트랜지스터의 임계 전압 이하의 공급 전압 레벨로 제한될 것이다. Enable1(110a) 및 Enable2(110b)는 프로그래밍 동작 동안에 비활성이기 때문에, 노드 N1-3은 전압 V_PP로 풀업될 것이다. V_PP는 프로그래밍 동작 뿐만 아니라 비프로그래밍 모드 동안에도 12볼트 이상이 될 수 있다. 이것은 노드 N1-3이 연장된 시간 동안 높은 전압이 될 수 있다는 것을 의미한다. 따라서, 트랜지스터(142, 144, 및 146)은 장기간의 높은 게이트 또는 산화물 전압 노출 손상으로터 비교기(148, 150, 및 152)를 보호하는 전압 제한기로서 역할한다.

AND 게이트(159)와 함께 인버터(157)을 사용하여 신호 Gt6Lev의 역과 신호 Gt3Lev를 결합시킴으로써, Select Charge Pump 신호가 발생된다. 따라서, 앞서 언급한 바와 같이, Select Charge Pump 신호는 전압 V_PP가 +6볼트 이하 +3볼트 이상인 때에만 활성화된다.

도 5의 타이밍도는 본 발명의 타이밍 시퀀스의 예를 도시하며, 도 4의 회로 기능을 설명하기 위해 사용된다.

우선, 도 5의 시간 t0 및 t1사이의에서 발생하는 기록 펄스 동안에, 기록 또는 소거 셋업 명령이 메모리 장치에 기록된다. 시간 t1에서의 기록 인에이블신호의 상승 모서리에 응답하여, ISM(120)은 Enable1(110a), Enable2(110b), 및 Connect(110c)를 활성화시킬 것이다. 이것은 전류가 V_PP패드로부터 저항 레그의 양쪽 레그를 통해 흐를 수 있도록 허용하며, t1 내지 t2 기간 동안에 샘플링 노드 N1, N2, 및 N3의 커패시턴스들을 급속히 충전시킬 것이다. 노드 N1-3에 나타나는 전압은, 전압 검출 회로(300)의 LevelOK 출력(115)에서의 논리 레벨 변화를 초래할 것이다. 그러나, LevelOK(115)는 기록/소거 시퀀스의 후반까지 ISM(120)에 의해 샘플링되지 않을 것이다.

상술한 바와 같이, V_PP가 메모리 장치(100)을 위해, +3볼트 이상 6볼트 이하 또는 +10볼트 이상과 같은, 규정된 선정된 전압 범위 내에 있어야 하는 셋업 시간이라는 것이 있다. 셋업 시간을 위한 공통적인 장치 사양은 100나노초이다. 이것은 t3이전의 100나노초에 대응한다. t3에서, Enable1(110a) 및 Connection(110c) 신호는 비활성화됨으로써, 고저항 레그(R1, R2, R3, 및 R4)로부터 저저항 레그(RA, RB, RC, 및 RD)를 격리시킨다. 그러나, Enable2(110b)는 활성 상태를 유지하고, V_PP전류 패드로부터의 전류는 고저항 레그 내에서 계속 흘러 노드 N1-3에서의 전압을 유지한다.

Enable1 신호(110a)와 Connect 신호(110c)는 t3까지 액티브 상태로 남아있을 것이다. R1-R4는 RA-RD보다 상당히 높은 임피던스를 갖기 때문에, RA-RD의 저항들의 비는 우선 t3에서 프로그래밍을 개시할 때 LevelOK(115) 신호의 논리 값을 결정한다. t3 까지, LevelOK(115) 신호는 V_PP패드에서의 조건들을 반영하는 유효 논리 값이 되어야 하고 ISM(120)은 프로그래밍 동작이나 블록 프로그래밍중 어느 하나로 진행하여 LevelOK(115)의 값을 기초로 한 오류 표시를 행할 것이다. 표 1은 V_PP와 LevelOK(115)의 논리값 간의 관계의 예를 도시한 것이다. (표 1에서 LevelOK 컬럼 내의 "---"로 표시된 사항은, 예를 들어 V_PP가 +10V보다 크므로 +3V 및 +6V보다는 작게 될 수 없다는 두번째 행에 기입된 사항이 불가능한 전압 조건이라는 것을 나타낸다.)

t1에서 시작하면, 노드 N1에서의 전압은 트랜지스터(144)를 통해 비교기(148)의 양의 입력에 접속된다. N1에서의 전압은 전압 기준(170)으로부터 비교기(148)의 음의 단자로 공급된 기준 전압(172)과 비교된다, 기준 전압(172)과 RA-D 및 R1-4의 저항값들은, V_PP가 소정 전압 레벨 (본 예에서는, +10V) 이상일 때, 비교기(148)의 출력이 하이가 되어 논리 신호(Gt10vLev)가 인버터(156)와 NAND 게이트(160)를 통해 NAND 게이트(154)의 입력으로 전달되도록 선택된다. V_PP가 +10V 이상이면, 비교기(152)의 출력이 또한 하이가 되기 때문에, NAND 게이트(154)의 출력은 로우가 될 것이다. 노이즈 필터(158)에 의해서, V_PP에서 전압 스파이크에 의해서 발생되는 비교기(148, 150 및 152))의 출력에서 나타나는 일시적인 신호 변화들이 인버터(162)를 통해 LevelOK(115) 안으로 전달되는 것을 방지한다. 또한, 저항기들(R1-4)은, n-웰 반도체 소자로서 제조될 때와 같이 캐패시턴스를 갖도록 제조할 수 있다. 또한, 이 소자들의 큰 저항과 캐패시턴스에 의해 큰 RC 상수를 갖는 필터를 만들어 V_PP에서 전압의 일시적인 잡음을 필터링하여 제거하는 경향이 있다.

N1에서의 경우와 동일한 방식으로, N2에서의 전압은 트랜지스터(144)를 통해 비교기(150)의 입력으로 전달되어 Gt6vLev를 발생한다. 예를 들면, 기준 전압(172)과 RA-D 및 R1-4에 대한 저항 값들은, V_PP가 +6V 이상이 되어 Gt6vLev가 하이가 되도록 선택될 것이다. 전압이 +10V 보다 작으면, Gt10vLev가 로우가 되고 결과적으로 NAND 게이트(160)의 출력은 로우가 될 것이다. 이 로우 값은 LevelOK(115)로 전달되어 그 출력을 로우로 만들 것이다. LevelOK에서의 로우 논리 값은, V_PP에서의 전압이 메모리 어레이(12)의 셀을 프로그램하는데 직접 사용하기에는 너무 낮고 또한 셀의 프로그래밍 전압을 발생하기 위해서 충전 펌프를 사용하기에는 너무 높다는 것을 나타낸다. ISM(120)는 LevelOK(115)로부터 로우 논리 출력을 관측하였을 때, 프로그래밍 동작이 진행하는 것을 막고 V_PP장애 비트를 상태 레지스터 내에 설정할 것이다.

마찬가지로, N3에서의 전압은 샘플링을 위해서 트랜지스터(146)을 통해 비교기(152)의 양의 입력으로 전달된다. 상기 노드 N1 및 N2에서와 같이, 기준 전압(172)과 저항기들 RA-D 및 R1-4의 값들은 V_PP가 +3V 이상일 때 Gt3vLev가 하이가 되도록 선택된다. Gt3vLev가 로우일 때는, V_PP에서의 전압이 프로그래밍 전압 레벨을 제공하거나 프로그래밍 전압을 발생시키기 위해서 충전 펌프가 가능하도록 충분한 전압을 공급하기에는 너무 낮기 때문에 LevelOK(115)가 ISM(120)의 신호를 로우로 하여 프로그래밍 동작이 더 실행되는 것을 방해할 것이다. 그러나, Gt3vLev이 하이라면, Gt6vLev이 로우가 되는데, 이는 충전 펌프를 동작시킬 수 있도록 전압이 +3V보다 크고 +6V보다 작지 않다는 것을 나타내고, NAND 게이트(154)로의 양 입력들은 하이가 되어 결과적으로 LevelOK(115)가 하이가 되므로, V_PP가 충전 펌프를 동작시키기에는 적어도 충분한 ISM(120)를 시그널링하고 이 ISM(120)은 프로그래밍 동작을 행할 것이다.

노이즈 필터(158)의 실시예의 한 예가 도 6에 도시된다. NAND 게이트(154)의 출력은 2개의 신호로 분할되어, 하나는 AND 게이트(504)의 입력으로 직접 공급되고 다른 하나는 지연 회로(502)로 입력된다. 유효 전압 조건이 존재한다면, NAND 게이트(154)의 출력은 로우가 될 것이고, 이는 AND 게이트(504)의 출력도 또한 로우가 되게 한다. V_PP에서의 일시적인 조건들에 의해 NAND 게이트(154)의 출력이 하이가 된다면, 지연 회로(502)의 출력은 소정의 지연 시간 동안 로우를 유지하게 되고 따라서 AND 게이트(504)의 출력도 또한 로우가 되도록 할 것이다. 하이 신호가 지연 회로(502)의 출력으로 전달되기 전에 NAND 게이트(154)의 출력이 로우 값으로 복귀한다면, AND 게이트(504)의 출력은 NAND 게이트(154)로부터 신호의 변화를 반영하지 않을 것이다.

또한, 상술한 바와 같이, CONNECT 신호(110c)에 의해서 제어되는 트랜지스터(134, 136 및 138)에 의해서 저저항 레그와 고저항 레그가 격리되기 때문에, RA, RB, RC 및 RD의 값들은 R1, R2, R3 및 R4의 값들에 비례하는 다른 값들로 선택될 것이다. 이 2개의 레그를 서로 다른 상대적인 비로 선택함으로써, 수용가능한 초기 전압 범위가 수용가능한 실행 전압 범위와 다르게 할 수 있다. 즉, 저항기들은, 서로 다른 전압 범위는 고저항 레그에 대해서 보다 저저항 레그에 걸쳐서 초기 샘플링 동안 LevelOK(115)를 액티브 상태로 할 수 있도록 선택될 수 있다. 이러한 방법에서는, 프로그램 펄스가 인가될 때 인입되는 전류로 인하여 V_PP에서 발생될 전압 새그(sag)를 보상하는 것을 방해하게 되는 프로그래밍 동작이 개시되는 것을 막기 위해서, 프로그래밍 동작을 시작할 때 프로그래밍 전압을 보다 높은 조건으로 할 수 있다. 실행이 개시된 후에는, 메모리 셀을 미리 교체하여 실행이 성공적으로 완료될 수 있는 경우 동작이 지속되도록 하는 것이 바람직하다.

일단 t3에서 프로그래밍 동작이 개시되면, 이 동작을 중단하고 V_PP에서의 순간 새그에 응답하여 오류 표시를 발생시키는 것이 새그의 변동이 작은 경우에 바람직하지 않게 되므로, 메모리 어레이(12) 상의 기록 또는 소거 동작의 장애를 일으키지 않게 될 것이다. 또한, 셀에 상당수의 프로그래밍 펄스들을 간단히 인가함으로써 프로그래밍 동작을 성공적으로 완료할 수 있다. t3 후에는 Enable2(110b) 만이 액티브 상태이기 때문에, 저항기들 R1-R4의 비가 액티브 LevelOK(115) 신호를 생성하는 전압 범위에서만 결정된다. 따라서, R1-R4는 프로그래밍 동작이 실행된 t3 이후의 시간 주기 동안은 다른 허용가능한 전압 범위를 얻을 수 있도록 선택된다. 프로그래밍 동작 초기에, 본 예에서는 t3에 허용가능한 전압 범위를 보다 엄격히 제한함으로써, 동작을 실행하는 동안, 프로그래밍 전압 내에 일시적인 변동이 존재함에도 불구하고 프로그래밍 동작을 실행할 수 있다.

본 명세서에서 이용된 용어 및 표현들을 설명적인 용어로서 사용하였지만 이에 한정되지 않으며, 도시 및 설명된 특성들과 동일한 특성들을 포함하는 용어 및 설명 그리고 이들 부분에 한정되지 않고, 청구된 본 발명의 기술 범위 내에서 다양하게 변형할 수 있다는 것을 알 수 있다.

Claims

메모리 시스템에 있어서,

메모리 셀 어레이;

제1 프로그래밍 전압을 수신하기 위한 프로그래밍 전압 노드;

상기 메모리 셀 어레이에 대한 메모리 프로그래밍 동작들을 제어하는 메모리 제어기; 및

상기 메모리 제어기 및 상기 프로그래밍 전압 노드에 유기적으로 결합된 전압 검출 회로를 포함하며, 상기 전압 검출 회로는, 상기 제1 프로그래밍 전압 크기가 제1 전압 레벨을 초과하면 상기 메모리 제어기가 상기 프로그래밍 동작들 중 하나를 개시할 수 있게 하고 일단 상기 프로그래밍 동작이 개시된 후 상기 제1 프로그래밍 전압 크기가 제2 전압 레벨로 떨어지면 상기 프로그래밍 동작을 속행할 수 있게 하고 상기 프로그래밍 동작이 개시된 후 상기 제1 프로그래밍 전압 크기가 상기 제2 전압 레벨 이하로 떨어지면 상기 프로그래밍 동작을 종료시킬 수 있게 하도록 구성되고, 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 큰

것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 전압 검출 회로는 또한 상기 제1 프로그래밍 전압 크기가 제3 전압 레벨을 초과하면 상기 메모리 제어기가 상기 프로그래밍 동작들 중 하나를 개시할 수 있게 하고 일단 상기 프로그래밍 동작이 개시된 후 상기 제1 프로그래밍 전압 크기가 제4 전압 레벨로 떨어지면 상기 프로그래밍 동작을 속행할 수 있게 하고 상기 프로그래밍 동작이 개시된 후 상기 제1 프로그래밍 전압 크기가 상기 제4 전압 레벨 이하로 떨어지면 상기 프로그래밍 동작을 종료시킬 수 있게 하도록 구성되고, 상기 제3 전압 레벨은 상기 제4 전압 레벨보다 크고 상기 제1 및 제2 전압 레벨들보다 작은 것을 특징으로 하는 메모리 시스템.
제2항에 있어서, 상기 전압 검출 회로는 또한 상기 제1 프로그래밍 전압 크기가 제5 전압 레벨을 초과하고 상기 제1 전압 레벨보다 작을 때 상기 메모리 제어기가 메모리 동작들을 개시하지 못하게 하도록 구성되고, 상기 제1 전압 레벨은 상기 제5 전압 레벨보다 크고 상기 제5 전압 레벨은 상기 제3 전압 레벨보다 큰 것을 특징으로 하는 메모리 시스템.
제3항에 있어서, 상기 메모리 시스템은 집적 회로 형태로 구현되고 상기 프로그래밍 전압 노드는 상기 집적 회로 외부의 전원으로부터 상기 제1 프로그래밍 전압을 수신하는 상기 집적 회로의 금속 패드를 포함하는 것을 특징으로 하는 메모리 시스템.
제4항에 있어서, 상기 메모리 셀들은 비휘발성 메모리 셀들인 것을 특징으로 하는 메모리 시스템.
메모리 셀 어레이를 포함하는 메모리 시스템의 동작들을 제어하는 방법에 있어서,

제1 프로그래밍 전압을 제공하는 단계;

상기 제1 프로그래밍 전압 크기가 제1 전압 레벨을 초과하면 메모리 프로그래밍 동작을 개시하는 단계;

상기 제1 프로그래밍 전압 크기가 제2 전압 레벨보다 큰 상태로 있으면 상기 개시된 프로그래밍 동작을 속행하는 단계 -상기 제1 전압 레벨은 상기 제2 전압 레벨보다 큼-; 및

상기 제1 프로그래밍 전압 크기가 상기 제2 전압 레벨 이하로 떨어지면 상기 개시된 프로그래밍 동작을 종료시키는 단계

를 포함하는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제6항에 있어서,

상기 제1 프로그래밍 전압 크기가 제3 전압 레벨을 초과하면 메모리 프로그래밍 동작을 개시하는 단계;

상기 제1 프로그래밍 전압 크기가 제4 전압 레벨보다 큰 상태로 있으면 상기 개시된 프로그래밍 동작을 속행하는 단계; 및

상기 제1 프로그래밍 전압 크기가 상기 제4 전압 레벨 이하로 떨어지면 상기 개시된 프로그래밍 동작을 종료시키는 단계를 더 포함하고, 상기 제3 전압 레벨은 상기 제4 전압 레벨보다 크기가 크고 상기 제1 및 제2 전압 레벨들보다 크기가 작은

것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제7항에 있어서, 상기 제1 프로그래밍 전압 크기가 제1 전압 레벨을 초과하면 메모리 프로그래밍 동작을 개시하는 상기 단계는 프로그램될 메모리 셀들에 상기 제1 프로그래밍 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제8항에 있어서, 상기 제1 프로그래밍 전압 크기가 제3 전압 레벨을 초과하면 메모리 프로그래밍 동작을 개시하는 상기 단계는 상기 제2 전압 레벨보다 큰 크기를 가진 제2 프로그래밍 전압을 발생시키는 단계 및 프로그램될 메모리 셀들에 상기 제2 프로그래밍 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제9항에 있어서, 상기 제1 프로그래밍 전압이 상기 제1 전압 레벨보다 작고 제5 전압 레벨보다 큰 크기를 갖는 경우에 상기 프로그래밍 동작들이 개시되지 않게 하는 단계를 더 포함하고, 상기 제5 전압 레벨은 상기 제3 전압 레벨보다 크고 상기 제1 전압 레벨보다 작은 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제10항에 있어서, 상기 프로그래밍 동작을 개시하는 단계 이전에, 기준 전압을 발생시키는 단계, 상기 제1 프로그래밍 전압 크기가 상기 제1 전압 레벨일 때 상기 기준 전압과 같은 크기를 가진 제1 중간 전압을 발생시키는 단계, 및 상기 프로그래밍 동작을 개시하는 단계 이후에, 상기 제1 프로그래밍 전압 크기가 상기 제2 전압 레벨일 때 상기 기준 전압과 같은 크기를 가진 제2 중간 전압을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제11항에 있어서, 상기 프로그래밍 동작을 개시하는 단계 이전에, 상기 제1 프로그래밍 전압 크기가 상기 제3 전압 레벨일 때 상기 기준 전압과 같은 크기를 가진 제3 중간 전압을 발생시키는 단계, 및 상기 프로그래밍 동작을 개시하는 단계 이후에, 상기 제1 프로그래밍 전압 크기가 상기 제4 전압 레벨일 때 상기 기준 전압과 같은 크기를 가진 제4 중간 전압을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
메모리 시스템에 있어서,

메모리 셀 어레이;

상기 메모리 시스템의 메모리 프로그래밍 동작들을 제어하는 메모리 제어기;

제1 프로그래밍 전압을 수신하도록 구성된 프로그래밍 전압 노드; 및

상기 프로그래밍 전압 노드 및 상기 메모리 제어기에 유기적으로 결합된 전압 검출 회로를 포함하며, 상기 전압 검출 회로는, 상기 제1 프로그래밍 전압이 하위 한계를 가진 제1 전압 범위 내에 있는 때를 검출하고 상위 한계를 가진 제2 전압 범위 내에 있는 때를 검출하도록 구성되고 -상기 제1 전압 범위의 하위 한계는 상기 제2 전압 범위의 상위 한계보다 큼-, 상기 전압 검출 회로는 또한 상기 제1 프로그래밍 전압이 상기 제1 및 제2 전압 범위들 외부에 있을 때 상기 메모리 제어기가 메모리 프로그래밍 동작들을 개시하지 못하게 하고 상기 제1 프로그래밍 전압이 상기 제1 및 제2 전압 범위들 중 어느 하나 내에 있을 때 상기 메모리 제어기가 메모리 프로그래밍 동작들을 수행할 수 있게 하도록 구성된

것을 특징으로 하는 메모리 시스템.
제13항에 있어서, 상기 전압 검출 회로는,

상기 프로그래밍 전압 노드에 유기적으로 결합되어, 상기 제1 프로그래밍 전압이 상기 제1 전압 범위의 하위 한계일 때 제1 노드에서 제1 중간 전압을 생성하도록 구성되고, 상기 제1 프로그래밍 전압이 상기 제2 전압 범위의 상위 한계일 때 제2 노드에서 제2 중간 전압을 생성하도록 구성된 전압 디바이더 회로;

상기 제1 노드에 결합된 제1 입력을 갖는 제1 비교기; 및

상기 제2 노드에 결합된 제1 입력을 갖는 제2 비교기

를 포함하는 것을 특징으로 하는 메모리 시스템.
제14항에 있어서, 상기 제2 전압 범위는 상기 제2 전압 범위 상위 한계의 크기보다 작은 하위 한계를 갖고, 상기 전압 디바이더는 또한 제3 노드에서 제3 전압을 생성하도록 구성되고, 상기 전압 검출 회로는 상기 제3 노드에 결합된 제1 입력을 갖는 제3 비교기를 더 포함하는 것을 특징으로 하는 메모리 시스템.
제15항에 있어서, 상기 전압 검출 회로는 제1, 제2 및 제3 비교기들 및 상기 메모리 제어기의 출력들에 유기적으로 결합된 조합 논리 회로를 더 포함하여, 상기 프로그래밍 전압 노드에서의 상기 제1 프로그래밍 전압이 상기 제1 및 제2 전압 범위들 외부에 있으면 상기 메모리 제어기가 프로그래밍 동작들을 개시하지 못하게 되어 있는 것을 특징으로 하는 메모리 시스템.
제16항에 있어서, 상기 제1, 제2 및 제3 전압들은 같은 크기인 것을 특징으로 하는 메모리 시스템.
제17항에 있어서, 상기 전압 검출 회로는 기준 전압을 발생시키도록 구성된 전압 기준 회로를 더 포함하고, 상기 제1, 제2 및 제3 비교기 회로들은 각각 상기 기준 전압을 수신하도록 구성된 제2 입력을 갖는 것을 특징으로 하는 메모리 시스템.
제18항에 있어서, 상기 제1, 제2, 제3 및 기준 전압들은 같은 크기인 것을 특징으로 하는 메모리 시스템.
메모리 시스템에 있어서,

메모리 셀 어레이;

상기 메모리 시스템의 메모리 프로그래밍 동작들을 제어하는 메모리 제어기;

제1 프로그래밍 전압을 수신하도록 구성된 프로그래밍 전압 노드; 및

상기 프로그래밍 전압 노드 및 상기 메모리 제어기에 유기적으로 결합된 전압 검출 회로를 포함하며, 상기 전압 검출 회로는 제1 상태와 제2 상태 사이에 스위칭 가능한 전압 디바이더 회로를 포함하고, 상기 전압 디바이더 회로는, 상기 제1 상태에서, 상기 제1 프로그래밍 전압이 제1 레벨일 때 제1 노드에서 제1 중간 전압을 생성하고, 상기 제1 프로그래밍 전압이 제2 레벨일 때 제2 노드에서 제2 중간 전압을 생성하고, 상기 제1 프로그래밍 전압이 제3 레벨일 때 제3 노드에서 제3 중간 전압을 생성하도록 구성되고, 상기 전압 디바이더 회로는, 상기 제2 상태에서, 상기 제1 프로그래밍 전압이 제4 레벨일 때 상기 제1 노드에서 상기 제1 중간 전압을 생성하고, 상기 제1 프로그래밍 전압이 제5 레벨일 때 상기 제2 노드에서 상기 제2 중간 전압을 생성하고, 상기 제1 프로그래밍 전압이 제6 레벨일 때 상기 제3 노드에서 상기 제3 중간 전압을 생성하도록 구성되고, 상기 제1 전압 레벨은 상기 제4 전압 레벨보다 크고, 상기 전압 검출 회로는, 상기 전압 디바이더 회로의 상기 제1 노드에 유기적으로 결합된 제어 회로를 더 포함하고, 상기 제어 회로는 상기 제1 프로그래밍 전압이 상기 제1 레벨을 초과할 때 상기 메모리 제어기가 메모리 프로그램 동작을 개시할 수 있게 하고 상기 제1 프로그래밍 전압이 상기 제4 레벨 이하로 떨어질 때 상기 메모리 제어기가 개시된 프로그램 동작을 종료시키게 하도록 구성된

것을 특징으로 하는 메모리 시스템.
제20항에 있어서, 상기 전압 디바이더 회로는 또한 상기 제2 상태에서, 상기 제1 프로그래밍 전압이 제5 레벨일 때 상기 제2 노드에서 상기 제2 중간 전압을 생성하고, 상기 제1 프로그래밍 전압이 제6 레벨일 때 상기 제3 노드에서 상기 제3 중간 전압을 생성하도록 구성되고, 상기 제6 전압 레벨은 상기 제3 전압 레벨보다 크고, 상기 제어 회로는 상기 제1 프로그래밍 전압이 상기 제3 전압 레벨을 초과할 때 상기 메모리 제어기가 메모리 프로그램 동작을 개시할 수 있게 하고 상기 제1 프로그래밍 전압이 상기 제6 전압 레벨 이하로 떨어질 때 상기 메모리 제어기가 개시된 프로그래밍 동작을 종료시키게 하도록 구성된

것을 특징으로 하는 메모리 시스템.
제27항에 있어서, 상기 제어 회로는 상기 제1 노드에 결합된 제1 입력을 가진 제1 비교기, 상기 제2 노드에 결합된 제1 입력을 가진 제2 비교기 및 상기 제3 노드에 결합된 제1 입력을 가진 제3 비교기를 포함하는 것을 특징으로 하는 메모리 시스템.
제22항에 있어서, 상기 제어 회로는 상기 제1, 제2 및 제3 비교기 회로들의 출력들에 유기적으로 결합된 조합 논리 회로를 포함하고, 상기 조합 논리 회로는 상기 메모리 제어기가 상기 메모리 프로그래밍 동작들을 개시 및 종료시킬 수 있게 하도록 구성된 것을 특징으로 하는 메모리 시스템.
제23항에 있어서, 상기 전압 디바이더 회로는 상기 제2 상태에서보다 상기 제1 상태에서 더 많은 전력을 소비하는 것을 특징으로 하는 메모리 시스템.
제24항에 있어서, 상기 전압 디바이더 회로는 상기 제2 상태에서보다 상기 제1 상태에서 한 자릿수만큼 더 많은 전력을 소비하는 것을 특징으로 하는 메모리 시스템.
제25항에 있어서, 상기 제어 회로는 기준 전압을 생성하도록 구성된 전압 기준 회로를 더 포함하고, 상기 제1, 제2 및 제3 비교기 회로들은 각각 상기 기준 전압을 수신하도록 결합된 제2 입력을 갖는 것을 특징으로 하는 메모리 시스템.
제26항에 있어서, 상기 제1, 제2 및 제3 중간 전압들은 상기 기준 전압과 같은 크기를 갖는 것을 특징으로 하는 메모리 시스템.
제20항에 있어서, 상기 전압 디바이더 회로는, 상기 프로그래밍 전압 노드와 상기 제3 노드 사이에 결합된 제1 임피던스, 상기 제3 노드와 상기 제2 노드 사이에 결합된 제2 임피던스 및 상기 제1 노드에 결합된 제3 임피던스를 포함하는 제1 전압 디바이더 회로, 및 상기 프로그래밍 전압 노드와 상기 제3 노드 사이에 결합된 제4 임피던스를 포함하는 제2 전압 디바이더 회로 및 직렬로 결합된 제5, 제6, 제7 및 제8 임피던스들을 포함하는 제2 전압 디바이더 회로를 포함하고, 상기 전압 디바이더 회로는, 상기 전압 디바이더 회로가 제1 상태에 있을 때, 상기 제5 및 제6 임피던스들에 형성된 접합부를 상기 제3 노드로, 상기 제6 및 제7 임피던스들에 의해 형성된 접합부를 상기 제2 노드로, 그리고 상기 제7 및 제8 임피던스들에 의해 형성된 접합부를 상기 제1 노드로 선택적으로 결합시키고, 상기 전압 디바이더 회로가 상기 제2 상태에 있을 때 상기 제1, 제2 및 제3 노드들로부터 상기 접합부들을 분리시키도록 구성된 것을 특징으로 하는 메모리 시스템.
메모리 시스템에 있어서,

메모리 셀 어레이;

상기 메모리 시스템의 메모리 동작들을 제어하는 메모리 제어기;

프로그래밍 전압을 수신하도록 구성된 프로그래밍 전압 노드; 및

제1 및 제2 전압 디바이더 회로를 포함하는 전압 검출 회로를 포함하되, 상기 제1 전압 디바이더 회로는 공통 제1 노드를 형성하도록 직렬로 결합된 제1 및 제2 임피던스들을 포함하고, 상기 제2 전압 디바이더 회로는 직렬로 결합된 제3 및 제4 임피던스들을 포함하고, 상기 전압 검출 회로는 상기 제1 노드에 결합된 입력을 갖는 제1 비교기 및 상기 제3 및 제4 임피던스들에 의해 형성된 접합부를 상기 제1 노드에 선택적으로 결합 및 분리시키도록 구성된 스위칭 회로 및 상기 제1 비교기 회로의 출력에 유기적으로 결합된 제어 회로를 더 포함하고, 상기 제어 회로는 상기 프로그래밍 전압이 제1 전압 레벨을 초과하고 상기 스위칭 회로가 상기 제3 및 제4 임피던스들의 접합부를 상기 제1 노드에 결합시킬 때 상기 메모리 제어기가 프로그래밍 동작을 개시할 수 있게 하도록 구성되고, 상기 프로그래밍 전압이 제2 레벨 이하로 떨어지고 상기 스위칭 회로가 상기 제3 및 제4 임피던스들의 접합부를 상기 제1 노드로부터 분리시킬 때 개시된 프로그래밍 동작이 종료되게 하도록 구성된

것을 특징으로 하는 메모리 시스템.
제29항에 있어서, 상기 제1 및 제2 전압 디바이더들은 상기 프로그래밍 전압 노드에 결합되고, 상기 전압 검출 회로는 기준 전압을 발생시키도록 구성된 기준 전압 회로를 더 포함하고, 상기 제1 비교기 회로는 상기 기준 전압 회로에 결합된 입력을 갖는 것을 특징으로 하는 메모리 시스템.
제30항에 있어서, 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 크기가 큰 것을 특징으로 하는 메모리 시스템.
제31항에 있어서, 상기 제1 전압 디바이더 회로는 상기 제2 전압 디바이더 회로의 직렬 임피던스의 적어도 ½인 직렬 임피던스를 갖는 것을 특징으로 하는 메모리 시스템.
제32항에 있어서, 상기 제1 전압 디바이더 회로는 제2 노드를 형성하도록 상기 제2 임피던스에 결합된 제1 임피던스를 더 포함하고, 상기 제2 전압 디바이더 회로는 상기 제4 임피던스에 결합된 제6 임피던스를 더 포함하고, 상기 스위칭 회로는 또한 상기 제6 및 제4 임피던스들에 의해 형성된 접합부를 상기 제2 노드에 선택적을 결합 및 분리시키도록 구성되고, 상기 전압 검출 회로는 상기 제2 노드에 결합된 제1 입력 및 상기 기준 전압 회로에 결합된 제2 입력을 갖는 제2 비교기 회로를 더 포함하고, 상기 제어 회로는 상기 제2 비교기 회로에 유기적으로 결합되고, 상기 제어 회로는 상기 프로그래밍 전압이 제3 전압 레벨을 초과할 때 상기 메모리 제어기가 프로그래밍 동작을 개시할 수 있게 하고 상기 프로그래밍 전압이 제4 전압 레벨 이하로 떨어질 때 상기 메모리 제어기가 개시된 프로그래밍 동작을 종료시키게 하도록 구성되고, 상기 제3 전압 레벨은 상기 제4 전압 레벨보다 크기가 큰 것을 특징으로 하는 메모리 시스템.
메모리 시스템의 동작을 제어하는 방법에 있어서,

제1 프로그래밍 전압의 크기를 모니터하는 단계;

메모리 프로그램 명령이 검출되고 상기 제1 프로그래밍 전압이 제1 또는 제2 전압 범위 내에 있는 경우에만 메모리 프로그래밍 동작을 개시하는 단계를 포함하며, 상기 제1 전압 범위는 하위 한계를 갖고 상기 제2 전압 범위는 상위 한계를 가지며, 상기 하위 한계는 상기 상위 한계보다 크기가 큰

것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제34항에 있어서, 상기 메모리 동작은 상기 프포그래밍 전압이 상기 제1 전압 범위 내에 있으면 상기 제1 프로그래밍 전압을 상기 메모리 시스템의 메모리 셀 어레이에 인가함으로써 개시되고 상기 제1 프로그래밍 전압이 상기 제2 전압 범위 내에 있으면 상기 제1 프로그래밍 전압과 상이한 제2 프로그래밍 전압을 인가함으로써 개시되는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
메모리 시스템의 동작을 제어하는 방법에 있어서,

제1 및 제2 전압 디바이더 회로들을 제공하는 단계;

제1 프로그래밍 전압 노드에 제1 프로그래밍 전압을 인가하는 단계;

상기 제1 및 제2 전압 디바이더 회로들을 상기 제1 프로그래밍 전압 노드와 회로 공통 사이에 병렬로 결합시켜서, 상기 인가된 제1 프로그래밍 전압이 각각 제1 및 제2 전압 레벨들일 때 각각의 제1 및 제2 디바이더 노드들에서 제1 및 제2 중간 전압들을 발생시키는 단계;

상기 제1 및 제2 중간 전압들을 기준 전압과 비교하는 단계;

상기 인가된 제1 프로그래밍 전압이 상기 제1 전압 레벨에 의해 정의되는 하위 한계를 갖는 제1 전압 범위 또는 상기 제2 전압 레벨에 의해 정의되는 상위 한계를 갖는 제2 전압 범위 내에 있을 때 프로그래밍 동작을 개시하는 단계; 및

상기 제1 프로그래밍 전압이 제3 또는 제4 전압 범위 외부에 있는 경우에 상기 개시된 프로그래밍 동작을 종료시키는 단계를 포함하며, 상기 제3 전압 범위는 제3 전압 레벨에 의해 정의되는 하위 한계를 갖고, 상기 제4 전압 범위는 제4 전압 레벨에 의해 정의되는 하위 한계를 갖고, 상기 제1 전압 레벨은 상기 제3 전압 레벨보다 크고, 제3 전압 레벨은 상기 제2 전압 레벨보다 크고 상기 제2 전압 레벨은 상기 제4 전압 레벨보다 큰

것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제36항에 있어서, 상기 프로그래밍 동작을 개시하는 단계 이후에, 상기 제1 프로그래밍 전압이 각각 제3 및 제4 전압일 때 상기 제2 전압 디바이더를 상기 디바이더 노드들로부터 분리시켜서 상기 제1 디바이더 노드에서 제3 중간 전압이 발생되게 하고 제3 디바이더 노드에서 제4 중간 전압이 발생되게 하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제37항에 있어서, 상기 제3 및 제4 중간 전압들을 기준 전압과 비교하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
제38항에 있어서, 상기 제1 전압 디바이더 회로는 상기 제2 전압 디바이더의 직렬 임피던스보다 적어도 2배 큰 직렬 임피던스를 갖는 것을 특징으로 하는 메모리 시스템 동작 제어 방법.
메모리 시스템에 있어서,

메모리 셀 어레이;

메모리 프로그램 동작들을 포함하여, 상기 메모리 셀 어레이에 대한 메모리 동작들을 제어하는 메모리 제어기;

프로그래밍 전압을 수신하도록 구성된 프로그래밍 전압 노드;

상기 프로그래밍 전압 노드에 유기적으로 결합되고, 상기 프로그래밍 전압의 크기를 감지하도록 구성된 전압 센스 회로; 및

상기 프로그래밍 전압 크기가 제1 또는 제2의 별도의 프로그래밍 전압 범위 외부에 있으면 상기 메모리 제어기가 상기 메모리 프로그래밍 동작들 중 어느 하나를 종료시키게 하는 프로그램 인터럽트 회로를 포함하며,

상기 전압 센스 회로는 제1 저항 회로망을 포함하고, 상기 제1 저항 회로망은 전압 디바이더를 형성하도록 접속된 복수 개의 저항기들을 포함하고, 상기 제1 저항 회로망은 상기 프로그래밍 전압 노드에 결합하기 위한 제1 노드 및 회로 공통에 결합하기 위한 제2 노드, 및 상기 프로그래밍 전압이 상기 제1 프로그래밍 전압 범위의 하위 한계일 때 제1의 분할된 전압이 생성되는 제3 노드, 및 상기 프로그래밍 전압이 상기 제2 프로그래밍 전압 범위의 하위 한계일 때 제2의 분할된 전압이 생성되는 제4 노드를 구비하는

것을 특징으로 하는 메모리 시스템.
제40항에 있어서, 상기 전압 센스 회로는 상기 제1 저항 회로망의 제3 노드에 결합된 제1 입력 및 기준 전압에 결합된 제2 입력을 갖는 제1 비교기 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
제41항에 있어서, 상기 전압 센스 회로는 상기 제1 저항 회로망의 제4 노드에 결합된 제1 입력 및 기준 전압에 결합된 제2 입력을 갖는 제2 비교기 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
제42항에 있어서, 상기 전압 센스 회로는 상기 제1 저항 회로망의 제5 노드에 결합된 제1 입력 및 기준 전압에 결합된 제2 입력을 갖는 제3 비교기 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
제43항에 있어서, 상기 프로그램 인터럽트 회로는 상기 제1, 제2 및 제3 비교기 회로들의 출력들을 논리적으로 결합하는 논리 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
제40항에 있어서, 상기 전압 센스 회로는 전압 디바이더를 형성하도록 접속된 복수 개의 저항기들을 포함하는 제2 저항 회로망 및 상기 제2 저항 회로망을 상기 제1 저항 회로망과 병렬로 접속시키고 상기 제2 저항 회로망을 상기 제1 저항 회로망과 분리시키기 위한 스위칭 회로를 더 포함하며, 상기 제1 저항 회로망은 상기 제2 저항 회로망의 직렬 저항보다 적어도 2배 큰 직렬 저항을 갖는 것을 특징으로 하는 메모리 시스템.